F-Tile Interlaken Intel FPGA IP Design Example

Gid Quick Start

F-Tile Interlaken Intel® FPGA IP nwayo a bay yon banc tès simulation. Yon konsepsyon pyès ki nan konpitè ansyenampLe ki sipòte konpilasyon ak tès pyès ki nan konpitè yo ap disponib nan vèsyon lojisyèl Intel Quartus® Prime Pro Edition 21.4. Lè ou jenere konsepsyon an example, editè paramèt otomatikman kreye a files nesesè pou simule, konpile, ak tès konsepsyon an.
Bann tès la ak konsepsyon ansyenample sipòte mòd NRZ ak PAM4 pou aparèy mozayik F. F-Tile Interlaken Intel FPGA IP nwayo a jenere konsepsyon ansyenamples pou konbinezon sa yo sipòte kantite liy ak pousantaj done yo.

IP Sipòte Konbinezon Kantite Liy ak To Done
Konbinezon sa yo sipòte nan vèsyon lojisyèl Intel Quartus Prime Pro Edition 21.3. Tout lòt konbinezon yo pral sipòte nan yon pwochen vèsyon Intel Quartus Prime Pro Edition.

Kantite liy	To Lane (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Wi	–	Wi	Wi	–
6	–	–	–	Wi	Wi
8	–	–	Wi	Wi	–
10	–	–	Wi	Wi	–
12	–	Wi	Wi	Wi	–

Figi 1.Etap Devlopman pou Konsepsyon Example

Nòt: Konpilasyon ak Tès Materyèl yo ap disponib nan vèsyon lojisyèl Intel Quartus Prime Pro Edition 21.4.
F-Tile Interlaken Intel FPGA IP nwayo konsepsyon ansyen anample sipòte karakteristik sa yo:

• Entèn TX a RX seri mòd loopback
• Otomatikman jenere pake gwosè fiks yo
• Kapasite debaz pou tcheke pake
• Kapasite pou itilize System Console pou réinitialiser konsepsyon an pou objektif re-tès

Figi 2.Diagram blòk wo nivo

Enfòmasyon ki gen rapò

• F-Tile Interlaken Intel FPGA IP Itilizatè Gid
• F-Tile Interlaken Intel FPGA IP Release Nòt

Kondisyon pyès ki nan konpitè ak lojisyèl

Pou teste ansyen anample konsepsyon, sèvi ak pyès ki nan konpitè ak lojisyèl sa yo:

• Intel Quartus Prime Pro Edition lojisyèl vèsyon 21.3
• Sistèm konsole
• Sipòte similatè:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE oswa Questa*

Nòt:  Sipò pyès ki nan konpitè pou konsepsyon ansyenample ap disponib nan vèsyon lojisyèl Intel Quartus Prime Pro Edition 21.4.

Jenere konsepsyon an

Figi 3. Pwosedi

Swiv etap sa yo pou jenere konsepsyon ansyen anample ak testbench:

1. Nan lojisyèl Intel Quartus Prime Pro Edition, klike sou File ➤ Nouvo Project Wizard pou kreye yon nouvo pwojè Intel Quartus Prime, oswa klike sou File ➤ Louvri Pwojè pou louvri yon pwojè Intel Quartus Prime ki egziste deja. Sòsye an mande w pou presize yon aparèy.
2. Espesifye fanmi aparèy Agilex a epi chwazi aparèy ak F-Tile pou konsepsyon ou.
3. Nan Katalòg IP a, lokalize epi klike sou F-Tile Interlaken Intel FPGA IP. Fenèt New IP Variant parèt.
4. Espesifye yon non wo nivo pou varyasyon IP koutim ou. Editè paramèt la sove paramèt varyasyon IP yo nan yon file non .ip.
5. Klike sou OK. Editè paramèt la parèt.

Figi 4. Egzample Design Tab

6. Sou tab la IP, presize paramèt yo pou varyasyon debaz IP ou a.
7. Sou Example Design tab, chwazi opsyon Simulation pou jenere ban tès la.
Nòt: opsyon sentèz se pou pyès ki nan konpitè ansyenample konsepsyon, ki pral disponib nan vèsyon lojisyèl Intel Quartus Prime Pro Edition 21.4.
8. Pou Fòma HDL Jenere, tou de opsyon Verilog ak VHDL disponib.
9. Klike sou Jenere Example Design. Chwazi Example Design Directory fenèt parèt.
10. Si ou vle modifye desen an exampChemen anyè a oswa non soti nan default yo parèt (ilk_f_0_example_design), browse nan nouvo chemen an epi tape nouvo konsepsyon ansyen anampnon anyè le.
11. Klike sou OK.

Nòt: Nan F-Tile Interlaken Intel FPGA IP konsepsyon example, yon SystemPLL enstansye otomatikman, ak konekte ak F-Tile Interlaken Intel FPGA nwayo IP. Chemen yerachi SystemPLL la nan konsepsyon ansyen anample se:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL la nan konsepsyon eksample pataje menm revèy referans 156.26 MHz kòm Transceiver la.

Estrikti Anyè

F-Tile Interlaken Intel FPGA IP nwayo a jenere sa ki annapre yo files pou desen an example:
Figi 5. Estrikti Anyè

Tablo 2. Konsepsyon Materyèl Example File Deskripsyon
Sa yo fileyo nan laample_installation_dir>/ilk_f_0_example_design anyè.

File Non	Deskripsyon
example_design.qpf	Pwojè Intel Quartus Prime file.
example_design.qsf	Anviwònman pwojè Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Synopsys Design Constraint file. Ou ka kopye ak modifye pou pwòp konsepsyon ou.
sysconsole_testbench.tcl	Prensipal file pou jwenn aksè nan System Console

Nòt: Sipò pyès ki nan konpitè pou konsepsyon ansyenample ap disponib nan vèsyon lojisyèl Intel Quartus Prime Pro Edition 21.4.

Tablo 3. Bann tès File Deskripsyon

Sa a file se nan laample_installation_dir>/ilk_f_0_example_design/ example_design/rtl anyè.

File Non	Deskripsyon
top_tb.sv	Bann tès tèt nivo file.

Tablo 4. Testbench Scripts

Sa yo fileyo nan laample_installation_dir>/ilk_f_0_example_design/ example_design/testbench anyè

File Non	Deskripsyon
run_vcs.sh	Script Synopsys VCS pou kouri tès banc la.
run_vcsmx.sh	Synopsys VCS MX script la pou kouri testbench la.
run_mentor.tcl	Siemens EDA ModelSim SE oswa Questa script la pou kouri testbench la.

Simulation Ex la Designample Testbench

Figi 6. Pwosedi

Swiv etap sa yo pou simule banc tès la:

1. Nan èd memwa lòd la, chanje nan anyè simulation testbench la. Chemen anyè a seample_installation_dir>/example_design/ testbench.
2. Kouri script simulation pou similatè sipòte ou chwazi a. Script la konpile ak kouri tès la nan similatè a. Script ou a ta dwe tcheke si SOP ak EOP konte matche ak apre simulation fini.

Tablo 5. Etap pou kouri simulation

Similatè	Enstriksyon yo
VCS	Nan liy lòd la, tape:   sh run_vcs.sh
VCS MX	Nan liy lòd la, tape:   sh run_vcsmx.sh
ModelSim SE oswa Questa	Nan liy lòd la, tape:   vsim -do run_mentor.tcl Si ou prefere simulation san yo pa pote GUI ModelSim, tape:   vsim -c -do run_mentor.tcl

3. Analize rezilta yo. Yon simulation siksè voye ak resevwa pakè, epi montre "Tès PASE".

Bann tès la pou konsepsyon ansyen anample konplete travay sa yo:

• Enstansye F-Tile Interlaken Intel FPGA IP nwayo a.
• Enprime estati PHY.
• Tcheke senkronizasyon metaframe (SYNC_LOCK) ak limit mo (blòk) (WORD_LOCK).
• Ap tann pou liy endividyèl yo dwe fèmen ak aliyen.
• Kòmanse transmèt pakè yo.
• Tcheke estatistik pake:
  • Erè CRC24
  • SOP yo
  • EOP yo

Sa ki annapre yo samppwodiksyon an montre yon tès simulation siksè:

Konpile Design Example

1. Asire ansyen anampjenerasyon konsepsyon an konplè.
2. Nan lojisyèl Intel Quartus Prime Pro Edition, louvri pwojè Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Nan meni an Pwosesis, klike sou Kòmanse Konpilasyon.

Design Example Deskripsyon

Konsepsyon an ansyenample demontre fonksyonalite yo nan nwayo IP Interlaken.

Design Example konpozan

Ansyen anample konsepsyon konekte sistèm ak revèy referans PLL ak eleman konsepsyon obligatwa. Ansyen anample konsepsyon configured nwayo IP nan mòd loopback entèn epi jenere pake sou koòdone transfè done itilizatè IP nwayo TX. Nwayo IP voye pake sa yo sou chemen loopback entèn la atravè transceiver la.
Apre reseptè nwayo IP a resevwa pake yo sou chemen loopback la, li trete pake Interlaken yo epi li transmèt yo sou koòdone transfè done itilizatè RX a. Ansyen anample konsepsyon tcheke ke pake yo resevwa ak transmèt matche ak.
F-Tile Interlaken Intel IP konsepsyon eksample gen ladan eleman sa yo:

1. F-Tile Interlaken Intel FPGA IP nwayo
2. Pake dèlko ak Pake Checker
3. F-Tile Referans ak Sistèm PLL Revèy Intel FPGA IP nwayo

Siyal koòdone

Tablo 6. Konsepsyon Egzample Siyal Entèfas

Non Port	Direksyon	Lajè (Bits)	Deskripsyon
mgmt_clk	Antre	1	Antre revèy sistèm. Frekans revèy yo dwe 100 MHz.
pll_ref_clk	Antre	1	Revèy referans transceiver. Kondwi RX CDR PLL la.
rx_pin	Antre	Kantite liy yo	Reseptè SERDES done PIN.
tx_pin	Sòti	Kantite liy yo	Transmèt PIN done SERDES.
rx_pin_n(1)	Antre	Kantite liy yo	Reseptè SERDES done PIN.
tx_pin_n(1)	Sòti	Kantite liy yo	Transmèt PIN done SERDES.
mac_clk_pll_ref	Antre	1	Siyal sa a dwe kondwi pa yon PLL epi li dwe itilize menm sous revèy ki kondwi pll_ref_clk la. Siyal sa a disponib sèlman nan varyasyon aparèy mòd PAM4.
usr_pb_reset_n	Antre	1	Reyajiste sistèm lan.

(1) Sèlman disponib nan variantes PAM4.

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
*Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

Anrejistre Map

Nòt:

• Design Exampadrès enskripsyon an kòmanse ak 0x20** pandan y ap adrès enskripsyon debaz IP Interlaken la kòmanse ak 0x10**.
• Adrès enskripsyon F-mosaïque PHY kòmanse ak 0x30** pandan y ap adrès enskri FEC F-mosaïque a kòmanse ak 0x40**. Rejis FEC disponib sèlman nan mòd PAM4.
• Kòd aksè: RO—Li sèlman, ak RW—Li/Ekri.
• Sistèm konsole li desen an eksample anrejistre epi rapòte estati tès la sou ekran an.

Tablo 7. Konsepsyon Egzample Enskri Kat

Desantre	Non	Aksè	Deskripsyon
8'h00	Rezève
8'h01	Rezève
8'h02	Sistèm PLL reset	RO	Bits sa yo endike sistèm PLL reset demann ak pèmèt valè: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Liy RX ki aliyen	RO	Endike aliyman liy RX a.
8'h04	PAWÒL fèmen	RO	[NUM_LANES–1:0] – Idantifikasyon limit mo (blòk).
8'h05	Sync fèmen	RO	[NUM_LANES–1:0] – Metaframe senkronizasyon.
8'h06 – 8'h09	Konte erè CRC32	RO	Endike kantite erè CRC32 la.
8'h0A	Konte erè CRC24	RO	Endike kantite erè CRC24 la.
8'h0B	Siyal debòde/debòde	RO	Bits sa yo endike: • Bit [3] – TX underflow siyal • Bit [2] – TX debòde siyal • Bit [1] – RX siyal debòde
8'h0C	SOP konte	RO	Endike kantite SOP.
8'h0D	EOP konte	RO	Endike kantite EOP
8'h0E	Konte erè	RO	Endike kantite erè sa yo: • Pèt aliyman liy • Mo kontwòl ilegal • Modèl ankadreman ilegal • Endikatè SOP oswa EOP ki manke
8'h0F	send_data_mm_clk	RW	Ekri 1 nan ti [0] pou pèmèt siyal dèlko a.
8'h10	Erè Checker		Endike erè checker la. (Erè done SOP, erè nimewo chanèl, ak erè done PLD)
8'h11	Sistèm PLL fèmen	RO	Bit [0] endike endikasyon PLL fèmen.
8'h14	TX SOP konte	RO	Endike kantite SOP ki te pwodwi pa dèlko pake a.
8'h15	TX EOP konte	RO	Endike kantite EOP ki te pwodwi pa dèlko pake a.
8'h16	Pake kontinyèl	RW	Ekri 1 nan ti [0] pou pèmèt pake kontinyèl la.
kontinye…

Desantre	Non	Aksè	Deskripsyon
8'h39	Konte erè ECC	RO	Endike kantite erè ECC.
8'h40	ECC korije konte erè	RO	Endike kantite erè ECC korije.
8'h50	tile_tx_rst_n	WO	Mosaïque réinitialiser pou SRC pou TX.
8'h51	tile_rx_rst_n	WO	Mosaïque réinitialiser pou SRC pou RX.
8'h52	tile_tx_rst_ack_n	RO	Reyajiste mozayik rekonèt nan SRC pou TX.
8'h53	tile_rx_rst_ack_n	RO	Reset mozayik rekonèt soti nan SRC pou RX.

Reyajiste

Nan nwayo IP F-Tile Interlaken Intel FPGA, ou kòmanse reset la (reset_n=0) epi kenbe jiskaske nwayo IP retounen yon rekonesans reset (reset_ack_n=0). Apre yo fin retire reset la (reset_n=1), rekonesans reset la retounen nan eta inisyal li.
(reset_ack_n=1). Nan desen an example, yon rejis rst_ack_sticky kenbe afimasyon rekonesans reset la ak Lè sa a, deklannche retire nan reset la (reset_n=1). Ou ka itilize metòd altènatif ki anfòm bezwen konsepsyon ou yo.

Enpòtan: Nan nenpòt senaryo kote entèn seri loopback obligatwa, ou dwe lage TX ak RX nan mozayik F la separeman nan yon lòd espesifik. Ale nan script konsole sistèm lan pou plis enfòmasyon.

Figi 7.Reset Sekans nan NRZ Mode

Figi 8.Reset Sekans nan PAM4 Mode

F-Tile Interlaken Intel FPGA IP Design Example Achiv Gid Itilizatè yo

Si yon vèsyon debaz IP pa nan lis la, gid itilizatè a pou vèsyon debaz IP anvan an aplike.

Intel Quartus Prime Version	IP Core Version	Gid itilizatè
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example Gid itilizatè

Istwa revizyon dokiman pou F-Tile Interlaken Intel FPGA IP Design Example Gid itilizatè

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2021.10.04	21.3	3.0.0	• Te ajoute sipò pou nouvo konbinezon pousantaj liy. Pou plis enfòmasyon, al gade nan Tablo: IP Sipòte Konbinezon Kantite Liy ak To Done. • Mete ajou lis similatè sipòte nan seksyon: Kondisyon pyès ki nan konpitè ak lojisyèl. • Te ajoute nouvo rejis rejistre nan seksyon: Anrejistre Map.
2021.06.21	21.2	2.0.0	Premye lage.

Dokiman / Resous

intel F-Tile Interlaken Intel FPGA IP Design Example [pdfGid Itilizatè F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Design Example

Referans

• Manyèl itilizatè