Intel® FPGA P-Tile Avalon ®
Difizyon IP pou PCI Express*
Design Example Gid itilizatè
Mete ajou pou Intel®
Quartus® Prime Design Suite: 21.3
IP vèsyon: 6.0.0
Gid itilizatè

Design Example Deskripsyon

1.1. Deskripsyon Fonksyonèl pou Antre/Sòti Pwograme (PIO) konsepsyon Egzample

Konsepsyon PIO example fè transfè memwa soti nan yon processeur lame nan yon aparèy sib. Nan ansyen sa aample, processeur lame a mande sèl-dword MemRd ak emWr
TLP yo.
Konsepsyon PIO example otomatikman kreye a files nesesè pou simulation ak konpile nan lojisyèl Intel Prime a. Konsepsyon an ansyenample kouvri yon pakèt paramèt. Sepandan, li pa kouvri tout paramètrizasyon posib nan P-Tile Hard IP pou PCIe.
Sa a konsepsyon ansyenample gen ladan eleman sa yo:

• Variant P-Tile Avalon Streaming Hard IP Endpoint (DUT) ki te pwodwi ak paramèt ou espesifye yo. Eleman sa a kondui done TLP yo resevwa nan aplikasyon PIO la
• Eleman Aplikasyon PIO (APPS), ki fè tradiksyon ki nesesè ant PCI Express TLP yo ak senp Avalon-MM ekri ak li nan memwa onchip la.
• Yon eleman memwa sou chip (MEM). Pou konsepsyon 1 × 16 example, memwa sou-chip la konsiste de yon blòk memwa 16 KB. Pou konsepsyon 2 × 8 example, memwa sou-chip la konsiste de de blòk memwa 16 KB.
• Reyajiste Release IP: IP sa a kenbe sikwi kontwòl la nan reset jiskaske aparèy la konplètman antre nan mòd itilizatè. FPGA a deklare pwodiksyon INIT_DONE pou siyal ke aparèy la nan mòd itilizatè. Reset Release IP la jenere yon vèsyon envèse nan siyal INIT_DONE entèn la pou kreye pwodiksyon nINIT_DONE ke ou ka itilize pou konsepsyon ou a. Siyal nINIT_DONE la wo jiskaske tout aparèy la antre nan mòd itilizatè. Apre nINIT_DONE afime (ba), tout lojik yo nan mòd itilizatè epi yo fonksyone nòmalman. Ou ka itilize siyal nINIT_DONE nan youn nan fason sa yo:
  • Pou fèmen yon reset ekstèn oswa entèn.
  • Pou pòtay antre nan reset nan transceiver la ak I/O PLL yo.
  • Pou gate pèmèt ekri nan blòk konsepsyon tankou blòk memwa entegre, machin eta, ak rejis chanjman.
  • Pou senkronize kondwi enskri reset pò opinyon nan konsepsyon ou.

Bann tès simulation enstansye konsepsyon PIO ansyenample ak yon Rasin Port BFM koòdone ak Endpoint sib la.
Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
ISO 9001:2015 anrejistre
Figi 1. Dyagram blòk pou Platform Designer PIO 1×16 Design Example Simulation Testbench

Figi 2. Dyagram blòk pou Platform Designer PIO 2×8 Design Example Simulation Testbench

Pwogram tès la ekri ak li tounen done ki soti nan menm kote a nan memwa sou-chip la. Li konpare done yo li ak rezilta espere a. Tès la rapòte, "Simulasyon sispann akòz siksè fini" si pa gen okenn erè. P-Tile Avalon la
Streaming konsepsyon ansyenample sipòte konfigirasyon sa yo:

• Gen4 x16 Endpoint
• Gen3 x16 Endpoint
• Gen4 x8x8 Endpoint
• Gen3 x8x8 Endpoint

Nòt: Bann tès simulation pou PCIe x8x8 PIO konsepsyon ansyenample se configuré pou yon sèl lyen PCIe x8 byenke konsepsyon aktyèl la aplike de lyen PCIe x8.
Nòt: Sa a konsepsyon ansyenample sèlman sipòte paramèt default yo nan Editè Paramèt P-mosaïque Avalon Streaming IP pou PCI Express.
Figi 3. Platform Designer System Contents for P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Platform Designer la jenere konsepsyon sa a pou jiska Gen4 x16 variantes.

Figi 4. Platform Designer System Contents for P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Platform Designer la jenere konsepsyon sa a pou jiska Gen4 x8x8 variantes.

1.2. Deskripsyon Fonksyonèl pou Single Root I/O Virtualization (SR-IOV) Design Example
Konsepsyon SR-IOV example fè transfè memwa soti nan yon processeur lame nan yon aparèy sib. Li sipòte jiska de PF ak 32 VF pou chak PF.
Konsepsyon SR-IOV example otomatikman kreye a files nesesè pou simulation ak konpile nan lojisyèl Intel Quartus Prime. Ou ka telechaje konsepsyon konpile a
yon Intel Stratix® 10 DX Development Kit oswa yon Intel Agilex™ Development Kit.
Sa a konsepsyon ansyenample gen ladan eleman sa yo:

• Variant P-Tile Avalon Streaming (Avalon-ST) IP Endpoint (DUT) ki te pwodwi ak paramèt ou espesifye yo. Eleman sa a kondui done TLP yo resevwa nan aplikasyon SR-IOV.
• Eleman Aplikasyon SR-IOV (APPS), ki fè tradiksyon ki nesesè ant PCI Express TLP yo ak senp Avalon-ST ekri ak li nan memwa sou chip la. Pou eleman SR-IOV APPS, yon memwa li TLP pral jenere yon Konplete ak done.
  • Pou yon konsepsyon SR-IOV example ak de PF ak 32 VF pou chak PF, gen 66 kote memwa ke konsepsyon an ansyen.ampli ka jwenn aksè. De PF yo ka jwenn aksè nan de kote memwa, pandan y ap 64 VF yo (2 x 32) ka jwenn aksè nan 64 kote memwa.
• Yon Reset Release IP.
  Bann tès la simulation enstansye konsepsyon SR-IOV example ak yon Rasin Port BFM koòdone ak Endpoint sib la.

Figi 5. Dyagram blòk pou Platform Designer SR-IOV 1×16 Design Example Simulation Testbench

Figi 6. Dyagram blòk pou Platform Designer SR-IOV 2×8 Design Example Simulation Testbench

Pwogram tès la ekri epi li tounen done ki soti nan menm kote nan memwa sou chip la atravè 2 PF ak 32 VF pou chak PF. Li konpare done yo li ak espere a
rezilta. Tès la rapòte, "Simulasyon sispann akòz siksè fini" si pa gen okenn erè.
Konsepsyon SR-IOV example sipòte konfigirasyon sa yo:

• Gen4 x16 Endpoint
• Gen3 x16 Endpoint
• Gen4 x8x8 Endpoint
• Gen3 x8x8 Endpoint

Figi 7. Platfòm Designer System Contents pou P-Tile Avalon-ST ak SR-IOV pou PCI Express 1×16 Design Example

Figi 8. Platfòm Designer System Contents pou P-Tile Avalon-ST ak SR-IOV pou PCI Express 2×8 Design Example

Gid Quick Start

Sèvi ak lojisyèl Intel Quartus Prime, ou ka jenere yon konsepsyon I/O pwograme (PIO) eksample pou Intel FPGA P-Tile Avalon-ST Hard IP pou PCI Express* IP nwayo. Desen an pwodwi example reflete paramèt ou presize yo. PIO ansyenample transfere done ki sòti nan yon processeur lame nan yon aparèy sib. Li apwopriye pou aplikasyon pou ba bandwidth. Sa a konsepsyon ansyenample otomatikman kreye a files nesesè pou simulation ak konpile nan lojisyèl Intel Quartus Prime. Ou ka telechaje konsepsyon konpile a nan Konsèy Devlopman FPGA ou a. Pou telechaje nan pyès ki nan konpitè koutim, mete ajou Intel Quartus Prime Anviwònman yo File (.qsf) ak devwa PIN ki kòrèk la. Figi 9. Etap Devlopman pou Design Example

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
ISO 9001:2015 anrejistre
2.1. Estrikti Anyè
Figi 10. Estrikti Anyè pou konsepsyon Jenere Egzample

2.2. Jenere Design Example
Figi 11. Pwosedi

1. Nan lojisyèl Intel Quartus Prime Pro Edition, kreye yon nouvo pwojè (File ➤ Nouvo Sòsye Pwojè).
2. Espesifye Anyè a, Non, ak Entité Top Nivo.
3. Pou Kalite Pwojè, aksepte valè default la, Pwojè Vide. Klike sou Next.
4. Pou Add Files klike Next.
5. Pou Anviwònman Fanmi, Aparèy ak Komisyon Konsèy anba Fanmi, chwazi Intel Agilex oswa Intel Stratix 10.
6. Si ou te chwazi Intel Stratix 10 nan dènye etap la, chwazi Stratix 10 DX nan meni rale Desann Aparèy la.
7. Chwazi aparèy la sib pou konsepsyon ou.
8. Klike sou Fini.
9. Nan Katalòg IP lokalize epi ajoute Intel P-Tile Avalon-ST Hard IP pou PCI Express.
10. Nan bwat dyalòg New IP Variant, presize yon non pou IP ou. Klike sou Kreye.
11. Sou onglet Anviwònman Top-Nivo ak Anviwònman PCIe* yo, presize paramèt yo pou varyasyon IP ou a. Si w ap itilize konsepsyon SR-IOV example, fè etap sa yo pou pèmèt SR-IOV:
    a. Sou tab la Aparèy PCIe* anba tab la PCIe* PCI Express / Kapasite PCI, tcheke ti bwat la Pèmèt plizyè fonksyon fizik.
    b. Sou tab PCIe* Multifonksyon ak Paramèt Sistèm SR-IOV, tcheke kare Pèmèt sipò SR-IOV epi presize kantite PF ak VF. Pou konfigirasyon x8, tcheke kare yo Pèmèt plizyè fonksyon fizik ak Pèmèt sipò SR-IOV pou tou de onglet PCIe0 ak PCIe1.
    c. Sou onglet PCIe* MSI-X anba onglet PCIe* PCI Express / Kapasite PCI, pèmèt karakteristik MSI-X la jan sa nesesè.
    d. Sou onglet Rejis Adrès Baz PCIe*, aktive BAR0 pou tou de PF ak VF.
    e. Lòt paramèt paramèt yo pa sipòte pou konsepsyon sa a eksample.
12. Sou Example Designs tab, fè seleksyon sa yo:
    a. Pou egzanpample Design Files, vire sou opsyon yo Simulation ak sentèz.
    Si ou pa bezwen sa yo simulation oswa sentèz files, kite opsyon ki koresponn lan (yo) etenn siyifikativman diminye ansyen anample konsepsyon jenerasyon tan.
    b. Pou Fòma HDL Jenere, se sèlman Verilog ki disponib nan vèsyon aktyèl la.
    c. Pou Twous Devlopman Sib, chwazi swa Intel Stratix 10 DX P-Tile ES1 FPGA Devlopman Twous, Intel Stratix 10 DX P-Tile Pwodiksyon FPGA Devlopman Twous oswa Intel Agilex F-Series P-Tile ES0 FPGA Development Kit.
    13. Chwazi Jenere Egzample Design yo kreye yon konsepsyon example ke ou ka simulation ak telechaje nan pyès ki nan konpitè. Si w chwazi youn nan tablo devlopman P-Tile yo, aparèy ki sou tablo sa a ranplase aparèy ki te deja chwazi nan pwojè Intel Quartus Prime si aparèy yo diferan. Lè èd memwa a mande w pou presize anyè pou ansyen ou aample konsepsyon, ou ka aksepte anyè default, ./intel_pcie_ptile_ast_0_example_design, oswa chwazi yon lòt anyè.
    Figi 12. Example Designs Tab
    
13. Klike sou Fini. Ou ka sove .ip ou file lè pouse, men li pa oblije kapab sèvi ak ansyen anampkonsepsyon.
14. Louvri ansyen anample pwojè konsepsyon.
15. Konpile ansyen anample design project to generate the .sof file pou ansyen an konplèample konsepsyon. Sa a file se sa ou telechaje sou yon tablo pou fè verifikasyon pyès ki nan konpitè.
16. Fèmen ansyen ouample pwojè konsepsyon.
    Remake byen ke ou pa ka chanje alokasyon PIN PCIe nan pwojè Intel Quartus Prime la. Sepandan, pou fasilite routage PCB, ou ka pran avanstage nan ranvèsman liy lan ak karakteristik envèrsyon polarite sipòte pa IP sa a.

2.3. Simulation Egzanp konsepsyon anample
Konfigirasyon simulation a enplike itilizasyon yon Root Port Bus Functional Model (BFM) pou fè egzèsis P-mosaïque Avalon Streaming IP pou PCIe (DUT) jan yo montre sa ki annapre yo.
figi.
Figi 13. PIO Design Example Simulation Testbench

Pou plis detay sou Bann tès la ak modil ki ladan l yo, al gade Bann tès nan paj 15.
Dyagram koule sa a montre etap sa yo pou simulation konsepsyon an egzanpample:
Figi 14. Pwosedi

1.  Chanje nan anyè simulation testbench la, / pcie_ed_tb/pcie_ed_tb/sim/ /simulatè.
2. Kouri script simulation pou similatè ou chwazi a. Gade nan tablo ki anba a.
3. Analize rezilta yo.

Nòt: P-Tile pa sipòte simulation paralèl PIPE.
Tablo 1. Etap pou kouri simulation

Similatè	Anyè travay	Enstriksyon yo
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. Envoke vsim (pa tape vsim, ki pote yon fenèt konsole kote ou ka kouri kòmandman sa yo). 2. fè msim_setup.tcl Remak: Altènativman, olye pou yo fè etap 1 ak 2, ou ka tape: vsim -c -do msim_setup.tcl. 3. ld_debug 4. kouri -tout 5. Yon simulation siksè fini ak mesaj sa a, "Simulasyon sispann akòz siksè fini!"
VCS*	<example_design>/pcie_ed_tb/pcie_ed_tb/sim/synopsys/vcs	1. Tape sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS="" USER_DEFINED_ELAB_OPTIONS="-xlrm\ uniq_prior_final" USER_DEFINED_SIM_OPTIONS=""
kontinye…

Similatè	Anyè travay	Enstriksyon yo
		Remak: Kòmandman ki anwo a se yon lòd yon sèl liy. 2. Yon simulation siksè fini ak mesaj sa a, "Simulasyon sispann akòz siksè fini!" Remak: Pou fè yon simulation nan mòd entèaktif, sèvi ak etap sa yo: (si ou deja pwodwi yon ègzèkutabl simv nan mòd ki pa entèaktif, efase simv la ak simv.diadir) 1. Louvri vcs_setup.sh la file epi ajoute yon opsyon debug nan lòd VCS la: vcs -debug_access+r 2. Konpile desen an eksample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS="- xlrm\ uniq_prior_final" SKIP_SIM=1 3. Kòmanse simulation nan mòd entèaktif: simv -gui &

Bann tès sa a simule jiska yon variant Gen4 x16.
Simulasyon an rapòte, "Simulasyon sispann akòz siksè fini" si pa gen okenn erè.
2.3.1. Bann tès
Bann tès la itilize yon modil chofè tès, altpcietb_bfm_rp_gen4_x16.sv, pou kòmanse tranzaksyon konfigirasyon ak memwa. Nan demaraj, modil chofè tès la montre enfòmasyon ki soti nan Enskripsyon Rasin Port ak Espas Konfigirasyon Endpoint, pou ou ka korelasyon ak paramèt ou espesifye lè l sèvi avèk Editè Paramèt la.
Ansyen anampkonsepsyon le ak testbench yo pwodui dinamikman dapre konfigirasyon ou chwazi pou IP P-Tile pou PCIe. Bann tès la sèvi ak paramèt ou presize nan Editè Paramèt nan Intel Quartus Prime. Bann tès sa a simule jiska yon lyen ×16 PCI Express lè l sèvi avèk koòdone seri PCI Express la. Konsepsyon testbanch la pèmèt plis pase yon lyen PCI Express simulation alafwa. Figi sa a prezante yon wo nivo view nan konsepsyon PIO example.
Figi 15. PIO Design Example Simulation Testbench

Nivo tèt tèsbanch la enstanye modil prensipal sa yo:

• altpcietb_bfm_rp_gen4x16.sv —Sa a se Root Port PCIe BFM.
  //Chemen anyè
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
• pcie_ed_dut.ip: Sa a se konsepsyon Endpoint ak paramèt ou presize yo.
  //Chemen anyè
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: Modil sa a se yon sib ak inisyatè tranzaksyon pou konsepsyon PIO ansyenample.
  //Chemen anyè
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: Modil sa a se yon sib ak inisyatè tranzaksyon pou konsepsyon SR-IOV ansyen an.ample.
  //Chemen anyè
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

Figi 16. SR-IOV Design Egzample Simulation Testbench

Anplis de sa, banc tès la gen woutin ki fè travay sa yo:

• Jenere revèy referans pou Endpoint la nan frekans ki nesesè yo.
• Bay yon reset PCI Express nan kòmansman an.

Pou plis detay sou Root Port BFM, al gade nan chapit TestBench nan Intel FPGA P-Tile Avalon difizyon IP pou PCI Express Gid Itilizatè a.
Enfòmasyon ki gen rapò
Intel FPGA P-Tile Avalon difizyon IP pou Gid Itilizatè PCI Express
2.3.1.1. Modil Chofè Tès
Modil chofè tès la, intel_pcie_ptile_tbed_hwtcl.v, enstansye nivo siperyè BFM, altpcietb_bfm_top_rp.v.
BFM nan nivo siperyè ranpli travay sa yo:

1. Enstansye chofè a ak kontwole.
2. Enstansye Root Port BFM la.
3. Enstansye koòdone seri a.

Modil konfigirasyon an, altpcietb_g3bfm_configure.v, fè travay sa yo:

1. Konfigure ak bay BAR yo.
2. Konfigure Port Rasin ak Endpoint la.
3. Montre espas konfigirasyon konplè, BAR, MSI, MSI-X, ak anviwònman AER.

2.3.1.2. PIO Design Example Testbench

Figi ki anba a montre konsepsyon PIO example yerachi konsepsyon simulation. Tès yo pou konsepsyon PIO exampyo defini ak paramèt apps_type_hwtcl yo
3. Tès yo kouri anba valè paramèt sa a defini nan ebfm_cfg_rp_ep_rootport, find_mem_bar ak downstream_loop.
Figi 17. PIO Design Egzample Simulation Design Hierarchy

Bann tès la kòmanse ak fòmasyon lyen ak Lè sa a, aksè nan espas konfigirasyon IP a pou enimerasyon. Yon travay ki rele downstream_loop (ki defini nan Port Rasin lan
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) Lè sa a, fè tès lyen PCIe. Tès sa a konsiste de etap sa yo:

1. Bay yon lòd ekri memwa pou ekri yon sèl mo done nan memwa sou-chip dèyè Endpoint la.
2. Bay yon kòmandman li memwa pou li tounen done ki soti nan memwa sou-chip la.
3. Konpare done li yo ak done ekri yo. Si yo matche, tès la konte sa kòm yon pas.
4. Repete etap 1, 2 ak 3 pou 10 iterasyon.

Premye ekri memwa pran plas alantou 219 nou. Li swiv pa yon memwa li nan koòdone Avalon-ST RX nan P-mosaïque Hard IP pou PCIe. TLP Finisyon an parèt yon ti tan apre demann pou lekti memwa a nan koòdone Avalon-ST TX la.
2.3.1.3. SR-IOV Design Egzample Testbench
Figi ki anba a montre konsepsyon SR-IOV example yerachi konsepsyon simulation. Tès yo pou konsepsyon SR-IOV exampyo fèt pa travay ki rele sriov_test,
ki defini nan altpcietb_bfm_cfbp.sv.
Figi 18. SR-IOV Design Egzample Simulation Design Hierarchy

Bann tès SR-IOV sipòte jiska de Fonksyon Fizik (PF) ak 32 Fonksyon Virtuel (VF) pou chak PF.
Bann tès la kòmanse ak fòmasyon lyen ak Lè sa a, aksè nan espas konfigirasyon IP a pou enimerasyon. Apre sa, li fè etap sa yo:

1. Voye yon demann ekri memwa bay yon PF ki te swiv pa yon demann lekti memwa pou li tounen menm done yo pou konparezon. Si done li yo matche ak done ekri yo, li se
   yon pas. Tès sa a fèt pa travay ki rele my_test (ki defini nan altpcietb_bfm_cfbp.v). Tès sa a repete de fwa pou chak PF.
2. Voye yon demann ekri memwa nan yon VF ki te swiv pa yon demann lekti memwa pou li tounen menm done yo pou konparezon. Si done li yo matche ak done ekri yo, li se
   yon pas. Tès sa a fèt pa travay ki rele cfbp_target_test (ki defini nan altpcietb_bfm_cfbp.v). Tès sa a repete pou chak VF.

Premye ekri memwa pran plas alantou 263 nou. Li swiv pa yon memwa li nan koòdone Avalon-ST RX nan PF0 nan P-mosaïque Hard IP pou PCIe. TLP Finisyon an parèt yon ti tan apre demann pou lekti memwa a nan koòdone Avalon-ST TX la.
2.4. Konpile konsepsyon Example

1. Navige nan /intel_pcie_ptile_ast_0_example_design/ epi louvri pcie_ed.qpf.
2. Si w chwazi youn nan de twous devlopman sa yo, paramèt ki gen rapò ak VID yo enkli nan .qsf la. file nan konsepsyon an pwodwi example, epi ou pa oblije ajoute yo manyèlman. Remake byen ke paramèt sa yo espesifik pou tablo a.
   • Intel Stratix 10 DX P-Tile ES1 FPGA devlopman twous
   • Intel Stratix 10 DX P-Tile Pwodiksyon FPGA twous devlopman
   • Intel Agilex F-Series P-Tile ES0 FPGA devlopman twous
3. Nan meni an Pwosesis, chwazi Kòmanse Konpilasyon.

2.5. Enstale chofè Kernel Linux

Anvan ou ka teste konsepsyon an eksampnan pyès ki nan konpitè, ou dwe enstale nwayo Linux la
chofè. Ou ka itilize chofè sa a pou fè tès sa yo:
• Yon tès lyen PCIe ki fè 100 ekri ak li
• Espas memwa DWORD
li ak ekri
• Konfigirasyon Espas DWORD li ak ekri
(1)
Anplis de sa, ou ka itilize chofè a pou chanje valè paramèt sa yo:
• BAR ke yap itilize
• Aparèy la chwazi (pa espesifye nimewo otobis la, aparèy ak fonksyon (BDF) pou
aparèy la)
Konplete etap sa yo pou enstale chofè nwayo a:

1. Navige nan ./software/kernel/linux anba ansyen anample anyè jenerasyon konsepsyon.
2. Chanje otorizasyon yo sou enstale, chaje, ak dechaje files:
   $ chmod 777 enstale chaj dechaje
3. Enstale chofè a:
   $ sudo ./install
4. Verifye enstalasyon chofè a:
   $ lsmod | grep intel_fpga_pcie_drv
   Rezilta espere:
   intel_fpga_pcie_drv 17792 0
5. Verifye ke Linux rekonèt konsepsyon PCIe example:
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   Nòt: Si ou te chanje ID Vandè a, ranplase nouvo ID Vandè a pou Intel a
   ID vandè nan lòd sa a.
   Rezilta espere:
   Chofè Kernel nan itilize: intel_fpga_pcie_drv

2.6. Kouri Design Example
Men operasyon tès ou ka fè sou konsepsyon P-Tile Avalon-ST PCIe examples:

1. Pandan tout gid itilizatè sa a, tèm mo, DWORD ak QWORD gen menm siyifikasyon ke yo genyen nan Spécification de baz PCI Express la. Yon mo se 16 bit, yon DWORD se 32 bit, ak yon QWORD se 64 bit.

Tablo 2. Operasyon tès yo sipòte pa P-Tile Avalon-ST PCIe Design Egzamples

Operasyon yo	BAR obligatwa	Sipòte pa P-Tile Avalon-ST PCIe Design Example
0: Tès Link - 100 ekri ak li	0	Wi
1: Ekri espas memwa	0	Wi
2: Li espas memwa	0	Wi
3: Ekri espas konfigirasyon	N/A	Wi
4: Li espas konfigirasyon	N/A	Wi
5: Chanje BAR	N/A	Wi
6: Chanje aparèy	N/A	Wi
7: Pèmèt SR-IOV	N/A	Wi (*)
8: Fè yon tès lyen pou chak fonksyon vityèl aktive ki fè pati aparèy aktyèl la	N/A	Wi (*)
9: Fè DMA	N/A	Non
10: Kite pwogram	N/A	Wi

Nòt: (*) Operasyon tès sa yo disponib sèlman lè konsepsyon SR-IOV example se chwazi.
2.6.1. Kouri PIO Design Example

1. Navige nan ./software/user/example anba desen an example anyè.
2. Konpile desen an eksampaplikasyon an:
   $ fè
3. Kouri tès la:
   $ sudo ./intel_fpga_pcie_link_test
   Ou ka kouri tès lyen Intel FPGA IP PCIe nan mòd manyèl oswa otomatik. Chwazi nan:
   • Nan mòd otomatik, aplikasyon an otomatikman chwazi aparèy la. Tès la chwazi aparèy Intel PCIe ki gen BDF ki pi ba a lè li matche ID Vandè a.
   Tès la chwazi tou BAR ki pi ba ki disponib.
   • Nan mòd manyèl, tès la mande w pou otobis la, aparèy, ak nimewo fonksyon ak BAR.
   Pou Intel Stratix 10 DX oswa Intel Agilex Development Kit, ou ka detèmine
   BDF lè w tape lòd sa a:
   $ lspci -d 1172:
   4. Men sample transkripsyon pou mòd otomatik ak manyèl:
   Mòd otomatik:

Mòd manyèl:

Enfòmasyon ki gen rapò
PCIe Link Enspektè souview
Sèvi ak Enspektè Lyen PCIe a pou kontwole lyen an nan Kouch Fizik, Lyen Done ak Tranzaksyon yo.
2.6.2. Kouri SR-IOV Design Example

Men etap sa yo pou teste konsepsyon SR-IOV exampsou pyès ki nan konpitè:

1. Kouri tès lyen Intel FPGA IP PCIe pa kouri sudo a./
   intel_fpga_pcie_link_test kòmand epi chwazi opsyon 1:
   Manyèlman chwazi yon aparèy.
2. Antre BDF nan fonksyon fizik pou ki fonksyon vityèl yo atribye ba yo.
3. Antre BAR "0" pou ale nan meni tès la.
4. Antre opsyon 7 pou pèmèt SR-IOV pou aparèy aktyèl la.
5. Antre kantite fonksyon vityèl yo dwe aktive pou aparèy aktyèl la.
   
6. Antre nan opsyon 8 pou fè yon tès lyen pou chak fonksyon vityèl aktive ki afekte fonksyon fizik la. Aplikasyon tès lyen an pral fè 100 ekri memwa ak yon sèl dword nan done yo chak ak Lè sa a, li done yo tounen pou tcheke. Aplikasyon an pral enprime kantite fonksyon vityèl ki echwe tès lyen an nan fen tès la.
   7. Nan yon nouvo tèminal, kouri lspci –d 1172: | grep -c "Altera" kòmand pou verifye enimerasyon PF ak VF. Rezilta espere se sòm kantite fonksyon fizik ak kantite fonksyon vityèl.

P-mosaïque Avalon Streaming IP pou PCI Express Design

Example Achiv Gid Itilizatè yo

Intel Quartus Prime Version	Gid itilizatè
21.2	P-mosaïque Avalon Streaming IP pou PCI Express Design Example Gid itilizatè
20.3	P-mosaïque Avalon Streaming IP pou PCI Express Design Example Gid itilizatè
20.2	P-mosaïque Avalon Streaming IP pou PCI Express Design Example Gid itilizatè
20.1	P-mosaïque Avalon Streaming IP pou PCI Express Design Example Gid itilizatè
19.4	P-mosaïque Avalon Streaming IP pou PCI Express Design Example Gid itilizatè
19.1.1	P-mosaïque Avalon Streaming IP pou PCI Express Design Example Gid itilizatè

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
ISO
9001:2015
Anrejistre

Istwa revizyon dokiman pou Intel P-Tile Avalon

Streaming Hard IP pou PCIe Design Example Gid itilizatè

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2021.10.04	21.3	6.0.0	Chanje konfigirasyon yo sipòte pou konsepsyon SR-IOV example soti nan Gen3 x16 EP ak Gen4 x16 EP a Gen3 x8 EP ak Gen4 x8 EP nan deskripsyon fonksyonèl pou Single Root I/O Virtualization (SR-IOV) Design Ex.ample seksyon. Te ajoute sipò pou Intel Stratix 10 DX P-mosaïque Pwodiksyon FPGA Devlopman Twous la nan Jenerasyon an Design Ex.ample seksyon.
2021.07.01	21.2	5.0.0	Retire fòm ond simulation pou konsepsyon PIO ak SR-IOV ansyenamples soti nan seksyon an Simulation Ex la Designample. Mete ajou kòmandman an pou montre BDF nan seksyon an Kouri PIO Design Example.
2020.10.05	20.3	3.1.0	Retire seksyon Anrejistre yo depi konsepsyon Avalon Streaming ansyenamples pa gen okenn rejis kontwòl.
2020.07.10	20.2	3.0.0	Te ajoute fòm ond simulation, deskripsyon ka tès ak deskripsyon rezilta tès pou konsepsyon an eksamples. Te ajoute enstriksyon simulation pou similatè ModelSim nan Simulating the Design Example seksyon.
2020.05.07	20.1	2.0.0	Mete ajou tit dokiman an Intel FPGA P-Tile Avalon difizyon IP pou PCI Express Design Example Gid Itilizatè pou satisfè nouvo direktiv non legal yo. Mete ajou kòmandman simulation mòd entèaktif VCS.
2019.12.16	19.4	1.1.0	Te ajoute konsepsyon SR-IOV exampdeskripsyon an.
2019.11.13	19.3	1.0.0	Te ajoute Gen4 x8 Endpoint ak Gen3 x8 Endpoint nan lis konfigirasyon sipòte yo.
2019.05.03	19.1.1	1.0.0	Premye lage.

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
ISO
9001:2015
Anrejistre

Online Version
Voye Feedback
ID: 683038
UG-20234
Vèsyon: 2021.10.04

Dokiman / Resous

intel FPGA P-Tile Avalon Streaming IP pou PCI Express Design Example [pdfGid Itilizatè FPGA P-Tile, Avalon Streaming IP pou PCI Express Design Example, FPGA P-Tile Avalon Streaming IP pou PCI Express Design Example, FPGA P-Tile Avalon Streaming IP

Referans

• Manyèl itilizatè