intel F-Tile Interlaken FPGA IPDesign Example Gid itilizatè

 

Mizajou pou Intel® Quartus® Prime Design Suite: 21.4
IP vèsyon: 3.1.0

1. Quick Start Gid

F-Tile Interlaken Intel® FPGA IP nwayo a bay yon banc tès simulation ak yon konsepsyon pyès ki nan konpitè ansyenample ki sipòte konpilasyon ak tès pyès ki nan konpitè. Lè ou jenere konsepsyon an example, editè paramèt otomatikman kreye a files nesesè pou simule, konpile, ak tès konsepsyon an.

Bann tès la ak konsepsyon ansyenample sipòte mòd NRZ ak PAM4 pou aparèy mozayik F.
F-Tile Interlaken Intel FPGA IP nwayo a jenere konsepsyon ansyenamples pou konbinezon sa yo sipòte kantite liy ak pousantaj done yo.

Tablo 1. Konbinezon IP Sipòte Kantite Liy ak To Done yo
Konbinezon sa yo sipòte nan vèsyon lojisyèl Intel Quartus® Prime Pro Edition 21.4. Tout
lòt konbinezon pral sipòte nan yon pwochen vèsyon Intel Quartus Prime Pro Edition.

 

Figi 1. Etap Devlopman pou Konsepsyon Egzample

(1) Variant sa a sipòte mòd Interlaken Look-aside.
(2) Pou yon konsepsyon konfigirasyon 10 liy, mozayik F la mande pou 12 liy TX PMA pou pèmèt revèy transceiver lye pou minimize skew kanal la.

*Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

F-Tile Interlaken Intel FPGA IP nwayo konsepsyon ansyen anample sipòte karakteristik sa yo:

• Entèn TX a RX seri mòd loopback
• Otomatikman jenere pake gwosè fiks yo
• Kapasite debaz pou tcheke pake
• Kapasite pou itilize System Console pou réinitialiser konsepsyon an pou objektif re-tès

Figi 2. Dyagram blòk wo nivo

Enfòmasyon ki gen rapò

• F-Tile Interlaken Intel FPGA IP Itilizatè Gid
• F-Tile Interlaken Intel FPGA IP Release Nòt

1.1. Kondisyon pyès ki nan konpitè ak lojisyèl
Pou teste ansyen anample konsepsyon, sèvi ak pyès ki nan konpitè ak lojisyèl sa yo:

• Intel Quartus Prime Pro Edition lojisyèl vèsyon 21.4
• Konsole sistèm disponib ak lojisyèl Intel Quartus Prime Pro Edition
• Yon similatè sipòte:
  — Synopsys* VCS*
  — Synopsys VCS MX
  — Siemens* EDA ModelSim* SE oswa Questa*
  — Kadans* Xcelium*
• Intel Agilex™ I-Series Transceiver-SoC Development Kit

1.2. Jenere konsepsyon an
Figi 3. Pwosedi

Swiv etap sa yo pou jenere konsepsyon ansyen anample ak testbench:

1. Nan lojisyèl Intel Quartus Prime Pro Edition, klike sou File ➤ Nouvo Project Wizard pou kreye yon nouvo pwojè Intel Quartus Prime, oswa klike sou File ➤ Louvri Pwojè pou louvri yon pwojè Intel Quartus Prime ki egziste deja. Sòsye an mande w pou presize yon aparèy.
2. Espesifye fanmi aparèy Agilex a epi chwazi aparèy ak F-Tile pou konsepsyon ou.
3. Nan Katalòg IP a, lokalize epi klike sou F-Tile Interlaken Intel FPGA IP. Fenèt New IP Variant parèt.
4. Espesifye yon non wo nivo pou varyasyon IP koutim ou. Editè paramèt la sove paramèt varyasyon IP yo nan yon file non .ip.
5. Klike sou OK. Editè paramèt la parèt.

Figi 4. Egzample Design Tab

6. Sou tab la IP, presize paramèt yo pou varyasyon debaz IP ou a.
7. Sou Example Design tab, chwazi opsyon Simulation pou jenere ban tès la. Chwazi opsyon Sentèz la pou jenere konsepsyon pyès ki nan konpitè eksample. Ou dwe chwazi omwen youn nan opsyon Simulation ak Sentèz pou jenere konsepsyon ansyen anample.
8. Pou Fòma HDL Jenere, tou de opsyon Verilog ak VHDL disponib.
9. Pou Twous Devlopman Sib, chwazi Agilex I-Series Transceiver-SOC Development Kit.

Remak: Lè w chwazi opsyon Twous Devlopman an, plasman pin yo mete dapre nimewo pati aparèy Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) epi yo ka diferan de aparèy ou chwazi a. Si ou gen entansyon teste konsepsyon an sou pyès ki nan konpitè sou yon PCB diferan, chwazi opsyon Pa gen twous devlopman epi fè devwa pin ki apwopriye yo nan .qsf la. file
10. Klike sou Jenere Example Design. Chwazi Example Design Directory fenèt parèt.
11. Si ou vle modifye desen an exampChemen anyè a oswa non soti nan default yo parèt (ilk_f_0_example_design), browse nan nouvo chemen an epi tape nouvo konsepsyon ansyen anampnon anyè le.
12. Klike sou OK.

Nòt: Nan F-Tile Interlaken Intel FPGA IP konsepsyon eksample, yon SystemPLL enstansye otomatikman, ak konekte ak F-Tile Interlaken Intel FPGA nwayo IP. Chemen yerachi SystemPLL la nan konsepsyon ansyen anample se:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL la nan konsepsyon eksample pataje menm revèy referans 156.26 MHz kòm Transceiver la.

1.3. Estrikti Anyè
F-Tile Interlaken Intel FPGA IP nwayo a jenere sa ki annapre yo files pou konsepsyon an
example:
Figi 5. Estrikti Anyè

Tablo 2. Konsepsyon pyès ki nan konpitè Egzample File Deskripsyon
Sa yo fileyo nan laample_installation_dir>/ilk_f_0_example_design anyè.

Tablo 3. Bann tès File Deskripsyon
Sa a file se nan laample_installation_dir>/ilk_f_0_example_design/example_design/rtl anyè.

Tablo 4. Testbench Scripts
Sa yo fileyo nan laample_installation_dir>/ilk_f_0_example_design/example_design/testbench anyè.

1.4. Simulation Egzanp konsepsyon anample Testbench
Figi 6. Pwosedi

Swiv etap sa yo pou simule banc tès la:

1. Nan èd memwa lòd la, chanje nan anyè simulation testbench la. Chemen anyè a seample_installation_dir>/example_design/testbench.
2. Kouri script simulation pou similatè sipòte ou chwazi a. Script la konpile ak kouri tès la nan similatè a. Script ou a ta dwe tcheke si SOP ak EOP konte matche ak apre simulation fini.

Tablo 5. Etap pou kouri simulation

3. Analize rezilta yo. Yon simulation siksè voye ak resevwa pakè, epi montre "Tès PASE".
Bann tès la pou konsepsyon ansyen anample konplete travay sa yo:

• Enstansye F-Tile Interlaken Intel FPGA IP nwayo a.
• Enprime estati PHY.
• Tcheke senkronizasyon metaframe (SYNC_LOCK) ak limit mo (blòk).
  (WORD_LOCK).
• Ap tann pou liy endividyèl yo dwe fèmen ak aliyen.
• Kòmanse transmèt pakè yo.
• Tcheke estatistik pake:
  — Erè CRC24
  — SOP yo
  - EOP yo

Sa ki annapre yo samppwodiksyon an montre yon tès simulation siksè:

Remak: konsepsyon Interlaken example simulation testbench voye 100 pake epi resevwa 100 pake.

Sa ki annapre yo sampPwodiksyon an montre yon tès simulation siksè pou mòd Interlaken Look-aside:

1.5. Konpile ak konfigirasyon konsepsyon pyès ki nan konpitè Egzample

1. Asire ansyen anampjenerasyon konsepsyon an konplè.
2. Nan lojisyèl Intel Quartus Prime Pro Edition, louvri pwojè Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Sou la Pwosesis meni, klike sou Kòmanse konpilasyon.
4. Apre konpilasyon siksè, yon .sof file ki disponib nan anyè ou espesifye.
   Swiv etap sa yo pou pwogram pyès ki nan konpitè ansyenample konsepsyon sou aparèy Intel Agilex ak mozayik F:
   a. Konekte Twous Devlopman an ak òdinatè lame a.
   b. Lanse aplikasyon Clock Control, ki se yon pati nan twous devlopman an. Mete nouvo frekans pou konsepsyon an eksampli jan sa a:
   • Pou mòd NRZ:
   — Si5391 (U18), OUT0: Mete sou valè pll_ref_clk(3) pou chak kondisyon konsepsyon ou.
   • Pou mòd PAM:
   — Si5391 (U45), OUT1: Mete sou valè pll_ref_clk(3) pou chak kondisyon konsepsyon ou.
   — Si5391 (U19), OUT1: Mete sou valè mac_pll_ref_clk(3) pou chak kondisyon konsepsyon ou. c. Klike sou Zouti ➤ Pwogramè ➤ Enstalasyon Materyèl.
   d. Chwazi yon aparèy pwogramasyon. Ajoute Intel Agilex I-Series Transceiver-SoC Development Kit la.
   e. Asire sa Mode se mete sou JTAG.
   f. Chwazi aparèy Intel Agilex I-Series la epi klike sou Ajoute Aparèy. Pwogramè a montre yon dyagram nan koneksyon ki genyen ant aparèy yo sou tablo ou.
   g. Tcheke bwat la pou .sof.
   h. Tcheke ti bwat la nan Pwogram/Konfigure kolòn.
   mwen. Klike sou Kòmanse.

1.6. Tès konsepsyon pyès ki nan konpitè Example
Apre ou fin konpile F-mosaïque Interlaken Intel FPGA IP konsepsyon eksample epi konfigirasyon aparèy ou an, ou ka itilize System Console pou pwogram nwayo IP ak rejis li yo.

Swiv etap sa yo pou pote konsole sistèm lan epi teste konsepsyon pyès ki nan konpitè ansyenample:

• Pa gen erè pou CRC32, CRC24, ak checker.
• SOP ak EOP ki transmèt yo ta dwe matche ak SOP ak EOP yo resevwa yo.

Sa ki annapre yo samppwodiksyon an montre yon tès siksè nan mòd Interlaken:

Sa ki annapre yo samppwodiksyon an montre yon tès siksè nan mòd Interlaken Lookaside:

 

2. Konsepsyon Egzample Deskripsyon

Konsepsyon an ansyenample demontre fonksyonalite yo nan nwayo IP Interlaken.

2.1. Konsepsyon Egzample konpozan
Ansyen anample konsepsyon konekte sistèm ak revèy referans PLL ak eleman konsepsyon obligatwa. Ansyen anample konsepsyon configured nwayo IP nan mòd loopback entèn epi jenere pake sou koòdone transfè done itilizatè IP nwayo TX. Nwayo IP voye pake sa yo sou chemen loopback entèn la atravè transceiver la.

Apre reseptè nwayo IP a resevwa pake yo sou chemen loopback la, li trete pake Interlaken yo epi li transmèt yo sou koòdone transfè done itilizatè RX a. Ansyen anample konsepsyon tcheke ke pake yo resevwa ak transmèt matche ak.

F-Tile Interlaken Intel FPGA IP konsepsyon ansyen anample gen ladan eleman sa yo:

1. F-Tile Interlaken Intel FPGA IP nwayo
2. Pake dèlko ak Pake Checker
3. F-Tile Referans ak Sistèm PLL Revèy Intel FPGA IP nwayo

2.2. Konsepsyon Egzample Flow
F-Tile Interlaken Intel FPGA IP konsepsyon pyès ki nan konpitè ansyenample konplete etap sa yo:

1. Reyajiste F-mosaïque Interlaken Intel FPGA IP ak F-Tile.
2. Lage reset la sou Interlaken IP (reset sistèm) ak F-mosaïque TX (tile_tx_rst_n).
3. Konfigirasyon F-mosaïque Interlaken Intel FPGA IP nan mòd loopback entèn la.
4. Lage reset F-mosaïque RX (tile_rx_rst_n).
5. Voye yon kouran pake Interlaken ak done predefini nan chaj la nan koòdone transfè done itilizatè TX nan nwayo IP la.
6. Tcheke pake resevwa yo epi rapòte estati a. Pake chèk la enkli nan konsepsyon pyès ki nan konpitè eksample bay kapasite debaz pou tcheke pake sa yo:
   • Tcheke ke sekans pake transmèt la kòrèk.
   • Tcheke ke done yo resevwa yo matche ak valè espere yo lè li asire ke tou de kòmansman pake (SOP) ak fen pake (EOP) konte aliman pandan y ap transmèt ak resevwa done yo.

*Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

2.3. Siyal koòdone
Tablo 6. Konsepsyon Egzample Siyal Entèfas

2.4. Anrejistre Map

Nòt:

• Design Exampadrès enskripsyon an kòmanse ak 0x20** pandan y ap adrès enskripsyon debaz IP Interlaken la kòmanse ak 0x10**.
• Adrès enskripsyon F-mosaïque PHY kòmanse ak 0x30** pandan y ap adrès enskri FEC F-mosaïque a kòmanse ak 0x40**. Rejis FEC disponib sèlman nan mòd PAM4.
• Kòd aksè: RO—Li sèlman, ak RW—Li/Ekri.
• Sistèm konsole li desen an eksample anrejistre epi rapòte estati tès la sou ekran an.

Tablo 7. Konsepsyon Egzample Enskri Kat

Tablo 8. Konsepsyon Egzample Enskri kat pou Interlaken Look-aside Design Example
Sèvi ak kat enskri sa a lè ou jenere desen an eksample ak Pèmèt Interlaken Look-aside Mode paramèt limen.

2.5. Reyajiste
Nan nwayo IP F-Tile Interlaken Intel FPGA, ou kòmanse reset la (reset_n=0) epi kenbe jiskaske nwayo IP retounen yon rekonesans reset (reset_ack_n=0). Apre yo fin retire reset la (reset_n=1), rekonesans reset la retounen nan eta inisyal li (reset_ack_n=1). Nan desen an example, yon rejis rst_ack_sticky kenbe afimasyon rekonesans reset la ak Lè sa a, deklannche retire nan reset la (reset_n=1). Ou ka itilize metòd altènatif ki anfòm bezwen konsepsyon ou yo.

Enpòtan: Nan nenpòt senaryo kote entèn seri loopback obligatwa, ou dwe lage TX ak RX nan mozayik F la separeman nan yon lòd espesifik. Ale nan script konsole sistèm lan pou plis enfòmasyon.

Figi 7. Reyajiste sekans nan mòd NRZ

Figi 8. Reyajiste sekans nan mòd PAM4

 

3. F-Tile Interlaken Intel FPGA IP Design Example Achiv Gid Itilizatè yo

Si yon vèsyon debaz IP pa nan lis la, gid itilizatè a pou vèsyon debaz IP anvan an aplike.

 

4. Istwa revizyon dokiman pou F-Tile Interlaken Intel FPGA IP Design Example Gid itilizatè

 

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans FPGA li yo ak pwodwi semi-conducteurs a aktyèl
espesifikasyon an akò ak garanti estanda Intel a, men rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.

 

Li plis sou manyèl sa a epi telechaje PDF:

Dokiman / Resous

intel F-Tile Interlaken FPGA IPDesign Example [pdfGid Itilizatè F-Tile Interlaken FPGA IPDesign Example

Referans

• Manyèl itilizatè