Intel Triple-Vitès Ethernet Agilex FPGA IP Design Example Gid itilizatè

Konpile konsepsyon an pou jwenn yon estimasyon sou itilizasyon zòn IP ak distribisyon an.
Simile konsepsyon an pou verifye fonksyonalite IP atravè simulation.

Teste konsepsyon an sou pyès ki nan konpitè lè l sèvi avèk Intel Agilex I-Series Transceiver-SoC Development Kit.
Lè ou jenere yon konsepsyon example, editè paramèt otomatikman kreye a files nesesè pou simule, konpile, ak tès konsepsyon an nan pyès ki nan konpitè.

Remak: Sipò pou pyès ki nan konpitè pa disponib kounye a nan vèsyon lojisyèl Intel Quartus® Prime Pro Edition 22.3.

Devlopman Stages pou Design Example

Remak: Nan vèsyon lojisyèl Intel Quartus Prime Pro Edition 22.3, yon plak obligatwa pou evite echèk simulation sou konsepsyon ansyen an.ample. Pou plis enfòmasyon, al gade nan lyen KDB a: Poukisa simulation echwe pou Triple-Vitès Ethernet Intel FPGA IP Multiport Design Ex la.ample?.

Enfòmasyon ki gen rapò
Poukisa simulation echwe pou Triple-Vitès Ethernet Intel® FPGA IP Multiport Design Example?.

Estrikti Anyè

Triple-vitès Ethernet Intel FPGA IP konsepsyon ansyenample file Anyè yo genyen sa ki annapre yo pwodwi files pou 10/100/1000 Multiport Ethernet MAC Design Example ak 1000BASE-X/SGMII PCS ak Embedded PMA

Konfigirasyon pyès ki nan konpitè ak tès la files (konsepsyon pyès ki nan konpitè ekzample) yo sitiye nanample_dir>/hardware_test_design.
Simulation la files (testbanch pou simulation sèlman) yo sitiye nanample_dir>/example_testbench.

Konpilasyon-sèlman konsepsyon an ansyenample sitiye nanample_dir>/ compilation_test_design.
Tès la konpilasyon ak desen tès pyès ki nan konpitè itilize files nanample_dir>/ex_tse/common.

Estrikti Anyè pou Design Example

Tablo 1. Triple-Vitès Ethernet Intel FPGA IP Testbench File Deskripsyon

Anyè/File	Deskripsyon
Bann tès ak simulation Files
<design_example_dir>/example_testbench/ basic_avl_tb_top_mac_pcs.sv	Bann tès tèt nivo file. Bann tès la enstansye DUT a epi kouri travay Verilog HDL pou jenere ak aksepte pake.
Testbench Scripts
<design_example_dir>/example_testbench/ run_vsim_mac_pcs.sh	Script ModelSim pou kouri tès banc la.
*kontinye…*

Anyè/File	Deskripsyon
<design_example_dir>/example_testbench/ run_vcs_mac_pcs.sh	Script Synopsys* VCS pou kouri tès banc la.
<design_example_dir>/example_testbench/ run_vcsmx_mac_pcs.sh	Script Synopsys VCS MX (konbine Verilog HDL ak System Verilog ak VHDL) pou kouri tèsbanch la.
<design_example_dir>/example_testbench/ run_xcelium_mac_pcs.sh	Script Xcelium* pou kouri tès banc la.

Tablo 2. Triple-Vitès Ethernet Intel FPGA IP Materyèl Konsepsyon Egzample File Deskripsyon

Anyè/File	Deskripsyon
<design_example_dir>/hardware_test_design/ altera_eth_tse_hw.qpf	Pwojè Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ altera_eth_tse_hw.qsf	Anviwònman pwojè Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ altera_eth_tse_hw.sdc	Synopsys Konstriksyon Konstriksyon files. Ou ka kopye ak modifye sa yo files pou pwòp Intel Stratix® 10 konsepsyon ou.
<design_example_dir>/hardware_test_design/ altera_eth_tse_hw.v	Top-nivo Verilog HDL konsepsyon ansyenample file.
<design_example_dir>/hardware_test_design/ common/	Konsepsyon pyès ki nan konpitè ansyenample sipò files.

Jenere Design Example

Pwosedi pou jenere konsepsyon Egzample

Example Design Tab nan Triple-Vitès Ethernet Intel FPGA IP Paramèt Editè

Swiv etap sa yo pou jenere konsepsyon pyès ki nan konpitè ansyenample ak testbench:

Nan lojisyèl Intel Quartus Prime Pro Edition, klike sou File ➤ Nouvo Project Wizard pou kreye yon nouvo pwojè Quartus Prime, oswa File ➤ Louvri Pwojè pou louvri yon pwojè Quartus Prime ki egziste deja. Sòsye an mande w pou presize yon aparèy.

Chwazi fanmi aparèy Intel Agilex epi chwazi yon aparèy ki gen LVDS.
Klike sou Fini pou fèmen sòsye an.
Nan Katalòg IP, lokalize epi chwazi Pwotokòl Entèfas ➤ Ethernet ➤ 1G Multirate

Ethernet ➤ Triple-Vitès Ethernet Intel FPGA IP. Fenèt New IP Varyasyon an parèt.
Espesifye yon non wo nivo pou varyasyon IP koutim ou. Editè paramèt la sove paramèt varyasyon IP yo nan yon file non .ip.

Klike sou OK. Editè paramèt yo parèt.
Pou jenere yon konsepsyon example, chwazi yon konsepsyon exampprereglaj nan bibliyotèk la Prereglaj epi klike sou Aplike. Lè ou chwazi yon konsepsyon, sistèm nan otomatikman peple paramèt IP pou konsepsyon an. Editè paramèt la otomatikman mete paramèt ki nesesè pou jenere konsepsyon ansyen anample. Pa chanje paramèt yo prereglaj nan tab la IP.
Pou egzanpample Design Files, chwazi opsyon Simulation pou jenere testbench la, oswa opsyon Sentèz pou jenere konsepsyon pyès ki nan konpitè ansyenample.

Remak: Ou dwe chwazi omwen youn nan opsyon yo jenere desen an ansyenample.
Sou Example Design tab, anba Generated HDL Format, chwazi Verilog HDL oswa VHDL.

Anba Target Development Kit, chwazi Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) oswa chwazi Okenn.
Klike sou Example Design: "egzanpample_design” bouton. Chwazi Example Design Directory fenèt parèt.

Si ou vle modifye konsepsyon an eksampChemen anyè a oswa non soti nan default yo parèt (eth_tse_0_example_design), browse nan nouvo chemen an epi tape nouvo konsepsyon ansyen anampnon anyè le (ample_dir>).
Klike sou OK.

Design Example Paramèt

Paramèt nan Example Design Tab

Paramèt	Deskripsyon
Chwazi Design	Disponib ansyenample desen pou paramèt paramèt IP yo.
Example Design Files	La files pou jenere pou diferan faz devlòpman. • Simulation — jenere sa ki nesesè files pou simulation ansyen anampkonsepsyon. • Sentèz—jenere sentèz la files. Sèvi ak sa yo files pou konpile konsepsyon an nan lojisyèl Intel Quartus Prime Pro Edition pou tès pyès ki nan konpitè epi fè analiz distribisyon estatik.
Jenere File Fòma	Fòma RTL la files pou simulation-Verilog oswa VHDL.
Chwazi Komisyon Konsèy la	Sipòte pyès ki nan konpitè pou aplikasyon konsepsyon. Lè ou chwazi yon tablo devlopman Intel FPGA, la Sib Aparèy se youn nan ki matche ak aparèy la sou Twous Devlopman an. Si meni sa a pa disponib, pa gen okenn tablo sipòte pou opsyon ou chwazi yo. Agilex I-Series Transceiver-SoC Development Kit: Opsyon sa a pèmèt ou teste konsepsyon ansyen anample sou twous devlopman Intel FPGA IP chwazi a. Opsyon sa a otomatikman chwazi Sib Aparèy matche ak aparèy la sou twous devlopman Intel FPGA IP. Si revizyon tablo ou an gen yon klas aparèy diferan, ou ka chanje aparèy sib la. Okenn: Opsyon sa a eksklizyon aspè pyès ki nan konpitè pou konsepsyon ansyen anample.

Simulation Triple-Vitès Ethernet Intel FPGA IP Design Example Testbench

Pwosedi pou Simulation Egzample Testbench

Swiv etap sa yo pou simule banc tès la:

Chanje nan anyè simulation testbench laample_dir>/ example_testbench.
Kouri script simulation pou similatè sipòte ou chwazi a. Script la konpile ak kouri tès la nan similatè a. Gade nan tablo Etap pou Simulation Banch tès la.

Etap pou Simulation Testbench la

Similatè	Enstriksyon yo
ModelSim*	Nan liy lòd la, tape vsim -do run_vsim_mac_pcs.do. Si ou pito fè simulation san yo pa pote GUI ModelSim, tape vsim -c -do run_vsim_mac_pcs.do.
Synopsys VCS*/ VCS MX	Nan liy lòd la, tape sh run_vcs_mac_pcs.sh oswa sh run_vcsmx_mac_pcs.sh.
Xcelium	Nan liy lòd la, tape sh run_xcelium_mac_pcs.sh.

Analize rezilta yo. Bann tès ki gen siksè voye dis pake, resevwa menm kantite pake, epi montre mesaj sa a.

Konpile ak konfigirasyon konsepsyon Example nan Materyèl

Pou konpile konsepsyon pyès ki nan konpitè example epi konfigirasyon li sou aparèy Intel Agilex ou a, swiv etap sa yo:

Asire ke konsepsyon pyès ki nan konpitè ansyenampjenerasyon an fini.
Nan lojisyèl Intel Quartus Prime Pro Edition, louvri pwojè Intel Quartus Primeample_dir>/hardware_test_design/ altera_eth_tse_hw.qpf.
Nan meni an Pwosesis, klike sou Kòmanse Konpilasyon.
Apre yon konpilasyon siksè, a.sof file ki disponib nanample_dir>/hardwarde_test_design anyè

10/100/1000 Multiport Ethernet MAC Design Example ak 1000BASE-X/SGMII PCS ak Embedded PMA

Sa a konsepsyon ansyenample demontre yon solisyon Ethernet pou aparèy Intel Agilex lè l sèvi avèk IP Ethernet Triple-Vitès. Ou ka jenere konsepsyon an soti nan Ex laample Design tab nan editè paramèt Ethernet IP Triple-Vitès la. Pou jenere desen an example, ou dwe premye mete valè paramèt yo pou varyasyon IP ou gen entansyon jenere nan pwodwi fen ou a. Jenere konsepsyon an example kreye yon kopi IP la. Bann tès la ak konsepsyon pyès ki nan konpitè ansyenample sèvi ak kopi IP a kòm aparèy la anba tès (DUT). Si ou pa mete valè paramèt yo pou DUT a matche ak valè paramèt yo nan pwodwi final ou a, konsepsyon ansyen an.ample ou jenere pa egzèse varyasyon IP ke ou gen entansyon.

Karakteristik

Jenere desen an eksample pou Triple-Vitès Ethernet Multiport Ethernet MAC san FIFO Entèn ak PCS ak LVDS I / O lè l sèvi avèk milti-chanèl FIFO pataje.
Jenere trafik nan chemen transmèt la epi valide done resevwa atravè transceiver LVDS I/O ekstèn loopback.
Tx ak RX seri mòd loopback ekstèn atravè LVDS I/O.
Sipòte sèlman loopback ekstèn.
Sipòte sèlman kat pò.

Kondisyon pyès ki nan konpitè ak lojisyèl

Intel itilize pyès ki nan konpitè ak lojisyèl sa yo pou teste konsepsyon ansyen anample nan yon sistèm Linux:
Lojisyèl Intel Quartus Prime Pro Edition
ModelSim, VCS, VCS MX, ak Xcelium simulateur

Deskripsyon Fonksyonèl

Konpozan Design

Eleman	Deskripsyon
Triple-vitès Ethernet Intel FPGA IP	Triple-Vitès Ethernet Intel FPGA IP (altera_eth_tse) enstansye ak konfigirasyon sa a: • Konfigirasyon Nwayo: — Varyasyon Nwayo: 10/100/1000Mb Ethernet MAC ak 1000BASE-X/SGMII PCS — Sèvi ak FIFO entèn: Pa chwazi — Kantite pò: 4 — Kalite transceiver: LVDS I/O • Opsyon MAC: — Pèmèt sipò MAC 10/100 mwatye duplex: Chwazi — Pèmèt loopback lokal sou MII/GMII: Chwazi — Pèmèt adrès siplemantè MAC Unicast: Pa chwazi — Mete kontè estatistik: Chwazi — Pèmèt statistik 64-bit kontè byte: Pa chwazi — Mete multicast hashtable: Pa chwazi — Fè aliman antèt pake ak fwontyè 32-bit: Pa chwazi — Pèmèt kontwòl koule full-duplex: Chwazi — Pèmèt deteksyon VLAN: Pa chwazi — Pèmèt deteksyon pake majik: Chwazi — Mete modil MDIO (MDC/MDIO): Chwazi — Lame revèy divizè: 50 • Timestamp Opsyon: — Pèmèt timestamping: Pa chwazi • Opsyon PCS/Transceiver: — Pèmèt pon SGMII: Chwazi
Lojik Kliyan	Jenere ak kontwole pakè voye oswa resevwa atravè IP la.
Ethernet Traffic Controller	Kontwole atravè koòdone memwa-map Avalon®.
JTAG nan Avalon memwa-map koòdone Adrès Dekodè	Konvèti JTAG Siyal pou koòdone memwa-map Avalon.

Revèy ak Reyajiste siyal yo

Siyal	Direksyon	Lajè	Deskripsyon
ref_clk	Antre	1	Kondwi revèy referans aksè anrejistreman ak MAC FIFO estati koòdone revèy. Mete revèy la sou 100 MHz.
iopll_refclk	Antre	1	125 MHz referans revèy pou 1.25 Gbps seri LVDS I/O koòdone.

Simulation

Ka tès simulation fè etap sa yo:

Kòmanse moute konsepsyon an ansyenample ak yon vitès fonksyònman 1G.
Konfigure rejis MAC ak PCS Ethernet Triple-Vitès yo.
Tann jiskaske reklamasyon an nan mezi a valab siyal.
Voye pake ki pa PTP nan pò 0.
MAC RX pò 0 voye pake yo resevwa nan pò MAC TX 1.

Bann tès

Dyagram blòk nan konsepsyon Egzample Multiport 10/100/1000Mb Ethernet MAC ak 1000BASE-X/SGMII PCS ak LVDS I/O Simulation Testbench

Rezilta tès simulation nan VCS similatè

Istwa Revizyon Dokiman pou Triple-Speed la Ethernet Intel FPGA IP Intel Agilex Design Example Gid itilizatè

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2022.12.09	22.3	21.1.0	Premye lage.

Dokiman / Resous

Intel Triple-Vitès Ethernet Agilex FPGA IP Design Example [pdfGid Itilizatè
Triple-vitès Ethernet Agilex FPGA IP Design Example, Triple-Vitès, Ethernet Agilex FPGA IP Design Example, IP Design Example

Referans

Manyèl itilizatè

Intel Triple-Vitès Ethernet Agilex FPGA IP Design Example

Gid Quick Start