Kontni kache
1 Xilinx DDR2 MIG 7 Gid Estimasyon Pèfòmans
2 Entwodiksyon
3 Bandwidth efikas
4 MIG Design Jenerasyon
5 Modifikasyon RTL Simulation pèfòmans
6 Simulation dèlko trafik pèfòmans
7 Fason jeneral pou amelyore pèfòmans
8 Memwa distribisyon anlè
9 Trè anlè kontwolè
10 Referans
11 Referans
12 Post ki gen rapò

Xilinx-logo

Xilinx DDR2 MIG 7 Gid Estimasyon Pèfòmans

Xilinx_DDR2_MIG_7_Pfòmans-estimasyon-pwodwi

Nòt enpòtan: Yo bay PDF ki ka telechaje yon Dosye Repons pou amelyore itilizasyon ak lizibilite li. Li enpòtan sonje ke Dosye Repons yo Webkontni ki baze sou ki souvan mete ajou kòm nouvo enfòmasyon vin disponib. Yo sonje w vizite Sipò Teknik Xilinx la Websit ak review (Xilinx Repons 63234) pou dènye vèsyon Repons sa a.

Entwodiksyon

Paske nan fason DDR2 ak DDR3 memwa yo achitekti ak kontwolè seri MIG 7 la fèt, pèfòmans pa dwat devan.
Li mande pou yon konpreyansyon sou divès paramèt Jedec Timing ak Achitekti kontwolè, epi w ap bezwen kouri simulation jwenn estimasyon yo.
Prensip jeneral pou detèmine pèfòmans se menm bagay la men dokiman sa a bay yon fason fasil pou jwenn efikasite lè l sèvi avèk MIG ex laample konsepsyon avèk èd nan ban tès ak estimilis fileyo tache isit la.

Bandwidth efikas

Otobis done DRAM la reyalize lajè lajè pre-pik sèlman pandan eklat nan lekti ak ekri ak anlè li yo diminye to done efikas.
Kèk ansyenamples nan tèt yo se:

  • tan prechaje aksè nan ranje nan menm bank la (Adrès aksè a pa nan menm fwa paj ranje a)
  • ekri tan rekiperasyon chanje soti nan ekri ak aksè lekti
  • tan nan vire otobis la chanje soti nan aksè lekti ak ekri

Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-28
Efektif Bandwidth = Peak Bandwidth * Efikasite 

MIG Design Jenerasyon

Al gade nan UG586 Chapit 1 pou detay etap pa etap sou MIG IP ak ansyenample konsepsyon jenerasyon.
Anvan w kouri simulation pèfòmans MIG 7 Series, fè sa ki annapre yo pou asire w anviwònman simulation ou an byen. Louvri MIG exampli konsepsyon ak kat bibliyotèk ki apwopriye yo, kouri simulation, epi asire ke ou ka wè mesaj "tès la pase" nan transkripsyon an.
Pou demontre koule a mwen te pwodwi yon IP MIG pou xc7vx690tffg1761-2 epi envoke ansyen an.ampkonsepsyon.
De bagay ki ta dwe remake se Bits adrès memwa ak seleksyon kat adrès memwa.
Pou egzanpample, mwen te chwazi MT41J128M8XX-125 anba pati nan memwa gout desann opsyon.Xilinx DDR2 MIG-7-Pfòmans-Estimasyon-fig-1

Pou pati memwa chwazi nan Figi-1, ranje = 14, kolòn = 10 ak bank = 3, kidonk app_addr_width = ranje + kolòn + bank + ran = 28 Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-2

Ou ka chwazi swa BANK_ROW_COLUMN oswa ROW BANK Column.
Mwen kite kolòn ROW BANK ki se kat adrès default la.

Example design Simulation ak ban tès sentèz

Anba Paramèt Simulation, chwazi QuestaSim/ModelSim Simulator epi ale nan kote bibliyotèk konpile yo.
Pou plis detay sou montre yon chemen enstalasyon zouti twazyèm pati, chwazi similatè sib la, epi konpile ak kat bibliyotèk, ou ka gade nan (UG900) Gid Itilizatè Vivado Design Suite Simulation lojik.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-3

Kouri simulation nan entèfas a (Klike sou Run Simulation Tab nan manadjè pwojè a) epi asire w ke ou wè mesaj "tès pase" nan transkripsyon an.

Modifikasyon RTL Simulation pèfòmans

  1. Dwa-klike sou tab sous la, chwazi "ajoute oswa kreye sous simulation", epi ale nan mig7_perfsim_traffic_generator.sv. file epi klike sou fini pou ajoute li.
  2. Dwa-klike sou tab sous la, chwazi "ajoute oswa kreye sous simulation", ale nan perfsim_stimulus.txt, epi klike sou fini pou ajoute li.
  3. Kòmante ansyen anampenstansyasyon le_top nan sim_tb_top.v la file.
  4. Ajoute liy RTL ki anba yo nan sim_tb_top,v
  • localparam APP_ADDR_WIDTH = 28;
  • localparam APP_DATA_WIDTH = 64;
  • localparam APP_MASK_WIDTH = APP_DATA_WIDTH / 8;
  • localparam MEM_ADDR_ORDER = “BANK_ROW_COLUMN”;
  • localparam BANK_WIDTH = 3;
  • localparam RANK_WIDTH = 1;
  • fil [APP_ADDR_WIDTH-1:0] c0_ddr3_app_addr;
  • fil [2:0] c0_ddr3_app_cmd;
  • fil c0_ddr3_app_en;
  • fil [APP_DATA_WIDTH-1:0] c0_ddr3_app_wdf_data;
  • fil c0_ddr3_app_wdf_end;
  • fil [APP_MASK_WIDTH-1:0] c0_ddr3_app_wdf_mask;
  • fil c0_ddr3_app_wdf_wren;
  • fil [APP_DATA_WIDTH-1:0] c0_ddr3_app_rd_data;
  • fil c0_ddr3_app_rd_data_end;
  • fil c0_ddr3_app_rd_data_valid;
  • fil c0_ddr3_app_rdy;
  • fil c0_ddr3_app_wdf_rdy;
  • fil c0_data_compare_error;
  • fil ui_clk;
  • fil ui_clk_sync_rst;
  • fil app_sr_req = 0;
  • fil app_ref_req = 0;
  • fil app_zq_req = 0;
  • fil c0_app_wdf_mask =0;

Enstansyasyon kontwolè memwa FPGA

mig_7series_0_mig u_mig_7series_0_mig (
// Pò koòdone memwa

  • .ddr3_addr (ddr3_addr_fpga),
  • .ddr3_ba (ddr3_ba_fpga),
  • .ddr3_cas_n (ddr3_cas_n_fpga),
  • .ddr3_ck_n (ddr3_ck_n_fpga),
  • .ddr3_ck_p (ddr3_ck_p_fpga),
  • .ddr3_cke (ddr3_cke_fpga),
  • .ddr3_ras_n (ddr3_ras_n_fpga),
  • .ddr3_reset_n (ddr3_reset_n),
  • .ddr3_we_n (ddr3_we_n_fpga),
  • .ddr3_dq (ddr3_dq_fpga),
  • .ddr3_dqs_n (ddr3_dqs_n_fpga),
  • .ddr3_dqs_p (ddr3_dqs_p_fpga),
  • .init_calib_complete (init_calib_complete),
  • .ddr3_cs_n (ddr3_cs_n_fpga),
  • .ddr3_dm (ddr3_dm_fpga),
  • .ddr3_odt (ddr3_odt_fpga),

// Pò koòdone aplikasyon yo

  • .app_addr (c0_ddr3_app_addr),
  • .app_cmd (c0_ddr3_app_cmd),
  • .app_en (c0_ddr3_app_en),
  • .app_wdf_data (c0_ddr3_app_wdf_data),
  • .app_wdf_end (c0_ddr3_app_wdf_end),
  • .app_wdf_wren (c0_ddr3_app_wdf_wren),
  • .app_rd_data (c0_ddr3_app_rd_data),
  • .app_rd_data_end (app_rd_data_end),
  • .app_rd_data_valid (c0_ddr3_app_rd_data_valid),
  • .app_rdy (c0_ddr3_app_rdy),
  • .app_wdf_rdy (c0_ddr3_app_wdf_rdy),
  • .app_sr_req (app_sr_req),
  • .app_ref_req (app_ref_req),
  • .app_zq_req (app_zq_req),
  • .app_sr_active (app_sr_active),
  • .app_ref_ack (app_ref_ack),
  • .app_zq_ack (app_zq_ack),
  • .ui_clk (ui_clk),
  • .ui_clk_sync_rst (ui_clk_sync_rst),
  • .app_wdf_mask (c0_ddr3_app_wdf_mask),

// Sistèm Revèy Pò

  • .sys_clk_i (sys_clk_i),

// Referans Revèy Pò

  • .clk_ref_i (clk_ref_i),
  • .sys_rst (sys_rst)
  • );

Enstansyasyon dèlko trafik pèfòmans

mig7_perfsim_traffic_generator#
(
.APP_DATA_WIDTH (APP_DATA_WIDTH),
.COL_WIDTH (COL_WIDTH),
.ROW_WIDTH (ROW_WIDTH),
.RANK_WIDTH (RANK_WIDTH),
.BANK_WIDTH (BANK_WIDTH),
.MEM_ADDR_ORDER (MEM_ADDR_ORDER),
.tCK (tCK ),
.ADDR_WIDTH (APP_ADDR_WIDTH)
)

u_traffic_gen
(
.clk (ui_clk),
.rst (ui_clk_sync_rst),
.init_calib_complete (init_calib_complete),
.cmp_error (c0_data_compare_error),
.app_wdf_rdy (c0_ddr3_app_wdf_rdy),
.app_rd_data_valid (c0_ddr3_app_rd_data_valid),
.app_rd_data (c0_ddr3_app_rd_data ),
.app_rdy (c0_ddr3_app_rdy),
.app_cmd (c0_ddr3_app_cmd),
.app_addr (c0_ddr3_app_addr ),
.app_en (c0_ddr3_app_en ),
.app_wdf_mask (c0_ddr3_app_wdf_mask),
.app_wdf_data (c0_ddr3_app_wdf_data),
.app_wdf_end (c0_ddr3_app_wdf_end ),
.app_wdf_wren (c0_ddr3_app_wdf_wren)
);

  • 5. Modifye APP_ADDR_WIDTH, APP_DATA_WIDTH, RANK_WIDTH ak BANK_WIDTH selon chwa pati memwa ou.
    Valè yo ka jwenn nan la _mig.v file.
  • Non enstansyasyon jòn make mig_7series_0_mig la ka varye selon non eleman ou pandan kreyasyon IP, verifye si ou te chwazi yon non diferan epi chanje li kòmsadwa.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-4
  • Yon fwa ke IP a te pwodwi louvri a _mig.v file epi tcheke kwa pou nenpòt varyasyon nan non siyal LHS epi korije yo.
  • app_sr_req, app_ref_req ak app_zq_req ta dwe inisyalize a 0.
  • Kòm ansyenample_top.v kòmante soti ak nouvo fileyo ajoute, ou pral pwobableman wè "?" bò kote a
    mig_7series_0_mig.v file anba sous simulation.
    Pou kat kòrèk la file, klike sou dwa mig_7series_0_mig.v, chwazi "Ajoute sous", Browse pou
    /mig_7series_0_example.srcs/sources_1/ip/mig_7series_0/mig_7series_0/user_design/rtl
    epi ajoute mig_7series_0_mig_sim.v la file.
  • Si ou wè "?" pou kache a files, ajoute tout RTL files nan dosye yo revèy, kontwolè, ip_top,phy ak UI.
  • Yon fwa yo fè chanjman RTL yo ak tout sa ki nesesè yo fileyo ajoute nan sous simulation ou yo, yerachi ta dwe sanble ak Figi 5.
    La fileyo make an wouj yo fèk ajoute, ak "?" espere sou modil ki gen rapò ak ECC kòm konfigirasyon memwa chwazi a gen opsyon nan ECC enfim.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-5

Stimul File Deskripsyon
Chak modèl estimilis se 48 bit epi fòma a dekri nan Figi 6-1 jiska 6-4.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-6

Kodaj adrès (Adrès [35:0])

Adrès la kode nan estimilis la dapre Figi 7-1 rive nan Figi 7-6. Tout jaden adrès yo dwe antre nan fòma egzadesimal la. Tout jaden adrès yo se yon lajè ki divizib pa kat pou antre nan fòma egzadesimal la. Bann tès la sèlman voye moso ki nesesè yo nan yon jaden adrès nan Kontwolè memwa a.
Pou egzanpample, nan yon konfigirasyon uit bank, sèlman Bits bank [2:0] yo voye bay Kontwolè a memwa ak Bits ki rete yo inyore. Bits siplemantè pou yon jaden adrès yo bay pou ou antre adrès la nan yon fòma egzadesimal.
Ou dwe konfime valè a antre nan koresponn ak lajè a nan yon konfigirasyon bay yo.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-7

  • Adrès Kolòn (Kolòn[11:0]) – Adrès kolòn nan estimilis la bay yon maksimòm de 12 bit, men ou bezwen adrese sa a ki baze sou paramèt lajè kolòn mete nan konsepsyon ou a.
  • Adrès Ranje (Ranje[15:0]) – Adrès ranje nan estimilis la bay yon maksimòm de 16 Bits, men ou bezwen adrese sa a ki baze sou paramèt lajè ranje yo mete nan konsepsyon ou.
  • Adrès Bank (Bank[3:0]) – Adrès bank nan estimilis la bay yon maksimòm de kat Bits, men ou bezwen adrese sa a ki baze sou paramèt lajè bank la mete nan konsepsyon ou.
  • Adrès Rank (Rang[3:0]) – Adrès ran nan estimilis la bay yon maksimòm de kat Bits, men ou bezwen adrese sa a ki baze sou paramèt lajè ran mete nan konsepsyon ou a.
    Adrès la rasanble baze sou paramèt MEM_ADDR_ORDER ki pi wo a epi li voye l nan koòdone itilizatè a.

Repete kòmand (Repete kòmand [7:0])
Konte repetisyon lòd la se kantite tan yo repete kòmandman respektif la nan Entèfas Itilizatè a. Adrès pou chak repetisyon ogmante pa 8. Konte maksimòm repetisyon an se 128.
Bann tès la pa tcheke fwontyè kolòn nan epi li anvlope si limit kolòn maksimòm lan rive pandan ogmantasyon yo.
128 Kòmandman yo ranpli paj la. Pou nenpòt adrès kolòn ki pa 0, konte repetisyon 128 fini travèse fwontyè kolòn nan epi anvlope nan kòmansman adrès kolòn lan.

Itilizasyon otobis
Itilizasyon otobis la kalkile nan Entèfas Itilizatè a pran kantite total Li ak Ekri an konsiderasyon epi yo itilize ekwasyon sa a:

Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-8

  • BL8 pran kat sik revèy memwa
  • end_of_stimulus se moman kote tout kòmandman yo fèt.
  • calib_done se lè kalibrasyon an fèt.

Example Modèl
Sa yo ansyenampchiyè yo baze sou MEM_ADDR_ORDER ki tabli a BANK_ROW_COLUMN.

Modèl lekti sèl
00_0_2_000F_00A_1 – Modèl sa a se yon sèl lekti nan 10yèm kolòn, 15yèm ranje, ak dezyèm bank.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-9Single Write Pattern
00_0_1_0040_010_0 – Modèl sa a se yon sèl ekri nan 32yèm kolòn, 128yèm ranje, ak premye bank.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-10Single ekri ak li nan menm adrès
00_0_2_000F_00A_0 – Modèl sa a se yon sèl ekri nan 10yèm kolòn, 15yèm ranje, ak dezyèm bank.
00_0_2_000F_00A_1 – Modèl sa a se yon sèl lekti nan 10yèm kolòn, 15yèm ranje, ak dezyèm bankXilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-11

Plizyè ekriti ak lekti ak menm adrès
0A_0_0_0010_000_0 – Sa a koresponn ak 10 ekri ak adrès kòmanse soti nan 0 a 80 ki ka wè nan kolòn nan.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-12

0A_0_0_0010_000_1 – Sa a koresponn ak 10 lekti ak adrès ki kòmanse soti nan 0 a 80 ki ka wè nan kolòn nan.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-13

Vlope Paj Pandan Ekri yo
0A_0_2_000F_3F8_0 – Sa a koresponn ak 10 ekri ak adrès kolòn anvlope nan kòmansman paj la apre yon ekri.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-14

Simulation dèlko trafik pèfòmans

Nan pwen sa a ou fini ak MIG ansyenample simulation konsepsyon. Sa vle di ke konfigirasyon simulation ou a pare, ou te fè modifikasyon RTL simulation pèfòmans, nouvo yerachi simulation kòrèk epi ou te konprann modèl estimilis yo. Kouri simulation a yon lòt fwa ankò ak 16 ekri ak li nan perfsim_stimulus.txt.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-15

Fè kouri-tout, tann jiskaske siyal init_calib_complete afime, epi w ap kapab wè kantite ekri ak lekti yo pwopoze a. Lè sa a, simulation a pral sispann. Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-16

Lè w ap mande w kite simulation, chwazi Non epi ale nan fenèt transkripsyon an kote w ap kapab wè estatistik pèfòmans yo. Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-17

Si ou chwazi "kite simulation" estatistik pèfòmans yo pral ekri nan a file non mig_band_width_output.txt ki sitiye nan sim_1/behave katab.

ExampChemen anyè le:-
/mig_7series_0_example_perf_sim\mig_7series_0_example.sim/sim_1/behavXilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-18

Ou ta ka mande poukisa percenttagItilizasyon otobis la se sèlman 29. Rekouri simulation la ak menm paramèt IP yo men jis chanje estimilis la. file a 256 ekri ak 256 li

ff_0_0_0000_000_0
ff_0_0_0000_000_1

Ou pral wè kounye a percenttage kòm 85, ki implique ke DDR3 ofri pi bon itilizasyon otobis pou sekans long nan ekri ak lekti eklat. Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-19

Fason jeneral pou amelyore pèfòmans

Faktè ki enfliyanse efikasite yo ka divize an de seksyon:

  1. Espesifik memwa
  2. Kontwolè EspesifikXilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-20

Figi 9 ba ou yon souview nan tèm ki espesifik memwa.
Kontrèman ak SRAM ak Block Memories DDR2 oswa DDR3 pèfòmans se pa sèlman pousantaj done maksimòm.

Sa depann de anpil faktè tan, tankou:

  • tRCD: Ranje Kòmand Reta (oswa ras a cas reta).
  • tCAS(CL): Kolòn adrès strobe latansi.
  • tRP: Ranje prechaj reta.
  • tRAS: Ranje tan aktif (aktive pou prechanje).
  • tRC: Tan sik ranje. tRC = tRAS + tRP
  • TRAC: Radom aksè reta. tRAC = tRCD + tCAS
  • tCWL: Cas ekri latansi.
  • tZQ: ZQ tan kalibrasyon.
  • tRFC: Tan Sik Rafrechisman Ranje
  • tWTR: Ekri pou li reta. Dènye tranzaksyon ekri nan tan lòd Li.
  • tWR: Ekri tan rekiperasyon an. Dènye tranzaksyon ekri nan tan Precharge

Distribisyon tout paramèt ki nan lis yo depann sou kalite memwa yo itilize ak klas vitès pati memwa.
Ou ka jwenn plis detay sou definisyon yo ak espesifikasyon distribisyon yo nan DDR2 DDR3 JEDEC oswa nan nenpòt fèy done aparèy memwa.

Efikasite sitou depann sou fason memwa jwenn aksè. Modèl adrès diferan bay rezilta efikasite diferan.

Memwa distribisyon anlè

  1. Tan aktivasyon ak tan Precharge lè w chanje nan nouvo bank/ranje oswa chanje ranje ak nan menm bank la.- Se konsa, si ou diminye chanjman ranje, sa a ka retire tRCD ak tRP.
  2. Voye kontinyèl ekri oswa lekti kòmandman -Mèt tan tCCD.
  3. Minimize lekti pou li epi li pou ekri kòmandman chanje - Ekri tan rekiperasyon pou chanje pou li aksè, tan otobis pou chanje soti nan lekti pou ale ekri
  4. Mete yon entèval rafrechi apwopriye.
    • DDR3 SDRAM mande pou sik rafrechi nan yon entèval mwayèn peryodik nan tREFI.
    • Yon maksimòm de 8 kòmandman rafrechisman adisyonèl ka bay davans ("rale nan"). Sa a pa diminye kantite rafrechi, men entèval maksimòm ant de kòmandman rafrechi ki antoure yo limite a sa sèlman 9 × tREFI.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-21
  • Sèvi ak tout bank yo - Yon mekanis adrese apwopriye pi preferab.
    • Ranje-Bank-Kolòn: Pou yon tranzaksyon ki fèt sou yon espas adrès sekans, nwayo a otomatikman louvri menm ranje a nan pwochen bank aparèy DRAM la pou kontinye tranzaksyon an lè yo rive nan fen yon ranje ki egziste deja. Li se byen adapte nan aplikasyon ki mande pou pete nan gwo pake done nan adrès adrès sekans.
    • Bank-ranje-Kolòn: Lè w travèse yon fwontyè ranje, ranje aktyèl la pral fèmen epi yon lòt ranje pral louvri nan menm bank la. MSB se yon adrès labank, ki ka itilize pou chanje soti nan diferan bank. Li apwopriye pou pi kout, plis tranzaksyon o aza nan yon blòk memwa pou yon peryòd de tan ak Lè sa a, yon so nan yon lòt blòk (bank)
  • Longè pete
    • BL 8 sipòte pou DDR3 sou 7 seri. BC4 gen yon efikasite ki ba anpil ki mwens pase 50%. Sa a se paske tan an ekzekisyon nan BC4 se menm jan ak BL8. Done yo jis maske andedan eleman an.
    • Nan ka kote ou pa vle ekri plen pete, swa mask done oswa ekri apre lekti ka konsidere.
  • Mete yon entèval ZQ apwopriye (DDR3 sèlman)
    Kontwolè a voye kòmandman Kalibrasyon ZQ Kout (ZQCS) ak ZQ Long (ZQCL).
    • Konfòme ak DDR3 Jedec Standard la
    • Yo diskite sou Kalibrasyon ZQ nan seksyon 5.5 nan JEDEC Spec JESD79-3 DDR3 SDRAM Creole.
    • ZQ Kalibrasyon kalibre On Die Termination (ODT) nan entèval regilye pou konsidere varyasyon atravè VT.
    • Lojik genyen nan bank_common.v/vhd
    • Paramèt Tzqcs detèmine pousantaj nan ki yon lòd Kalibrasyon ZQ yo voye nan memwa a
    • Li posib pou enfim kontwa a epi voye manyèlman lè l sèvi avèk app_zq_req, li se Menm jan ak manyèlman voye yon Refresh.
      Gade (Xilinx Repons 47924) pou plis detay.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-22

Trè anlè kontwolè

  1. Lekti peryodik – Gade (Xilinx Repons 43344) pou detay.
    • Pa chanje peryòd lekti a
    • Sote lekti peryodik pandan ekriti yo epi bay kantite lekti rate yo anvan yon lekti vre
  2. Rekòmande - Gade (Xilinx Repons 34392) pou detay.
    Pou konsepsyon Itilizatè ak AXI Entèfas li pi bon pou gen sa a pèmèt.
    • Reorder se lojik ki gade devan plizyè kòmandman ak chanje lòd itilizatè yo fè kòmandman ki pa memwa pa okipe Pleasant valab. Pèfòmans la tou gen rapò ak modèl trafik aktyèl la.
    • Dapre modèl adrès la, rekòmande ede sote prechaje ak aktive kòmandman epi fè tRCD ak tRP pa okipe lajè gwoup done yo.Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-23
  3. Eseye ogmante kantite Bank Machines.
    • Pifò nan lojik kontwolè a abite nan machin bank yo epi yo koresponn ak bank DRAM
    • Yon machin bank bay jere yon sèl bank DRAM nan nenpòt ki lè.
    • Plasman machin bank se dinamik kidonk li pa nesesè pou gen yon machin bank pou chak bank fizik.
    • Machin bank yo ka configuré, men li se yon konpwomi ant zòn ak pèfòmans.
    • Kantite machin bank akseptab yo varye ant 2-8.
    • Pa default, 4 Bank Machines yo configuré atravè paramèt RTL.
    • Pou chanje Bank Machines, konsidere paramèt nBANK_MACHS = 8 ki nan memc_ui_top Ex.ample pou 8 Bank Machines – nBANK_MACHS = 8

Ou konnen kounye a faktè ki enfliyanse pèfòmans.
Konsidere yon aplikasyon en ki ba ou 512 byte done pou chak pake epi ou bezwen sove yo nan diferan kote memwa. Kòm 512 byte done egal a 64 eklat done DDR3, re-kouri ansyen an.ample konsepsyon ak yon estimilis file ki genyen 512 ekriti, 512 lekti ak chanjman ranje pou chak 64 ekriti oswa lekti:

  • 3f_0_0_0000_000_0
  • 3f_0_0_0001_000_0
  • 3f_0_0_0002_000_0
  • 3f_0_0_0003_000_0
  • 3f_0_0_0004_000_0
  • 3f_0_0_0005_000_0
  • 3f_0_0_0006_000_0
  • 3f_0_0_0007_000_0
  • 3f_0_0_0000_000_1
  • 3f_0_0_0001_000_1
  • 3f_0_0_0002_000_1
  • 3f_0_0_0003_000_1
  • 3f_0_0_0004_000_1
  • 3f_0_0_0005_000_1
  • 3f_0_0_0006_000_1
  • 3f_0_0_0007_000_1

Nan fen simulation ou pral wè ke itilizasyon otobis la se nan 77 pousan. Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-24

Figi 11: Estatistik pèfòmans pou 512 ekriti ak 512 lekti – Chanje ranje pou 64 ekriti oswa lekti. 

Ou kapab kounye a aplike konesans yo aprann nan seksyon anvan an pou amelyore efikasite. Avèk yon view pou itilize tout bank yo olye pou yo chanje ranje a, modifye modèl adrès la pou chanje bank la jan yo montre anba a.
Sa a ekivalan a mete ROW_BANK_Column nan anviwònman kat adrès memwa nan MIG GUI la.

  • 3f_0_0_0000_000_0
  • 3f_0_1_0000_000_0
  • 3f_0_2_0000_000_0
  • 3f_0_3_0000_000_0
  • 3f_0_4_0000_000_0
  • 3f_0_5_0000_000_0
  • 3f_0_6_0000_000_0
  • 3f_0_7_0000_000_0
  • 3f_0_0_0000_000_1
  • 3f_0_1_0000_000_1
  • 3f_0_2_0000_000_1
  • 3f_0_3_0000_000_1
  • 3f_0_4_0000_000_1
  • 3f_0_5_0000_000_1
  • 3f_0_6_0000_000_1
  • 3f_0_7_0000_000_1

Nan fen simulation ou pral wè ke pi bonè 77 Pousan Itilizasyon Otobis la se kounye a 87! Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-25

Si ou toujou bezwen pi wo efikasite, ou ka ale pou gwosè pake gwo 1024 oswa 2048 bytes, oswa konsidere yon rafrechiman manyèl.

Nòt: Xilinx pa ankouraje kontwolè rafrechisman kontwolè paske nou pa sèten si ou pral kapab satisfè distribisyon oto rafrechi Jedec ki afekte fyab done yo.
Soti nan bò kontwolè ou ka chanje nBANk_MACH epi wè amelyorasyon nan pèfòmans.
Sepandan, sa ka afekte distribisyon konsepsyon ou a, tanpri al gade (Xilinx Repons 36505) pou plis detay sou nBANk_MACHXilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-26

Louvri core_name_mig_sim.v la file epi chanje paramèt nBANK_MACHS yo soti nan 4 a 8 epi re-kouri simulation la. Pou gen valè paramèt la pran efè nan pyès ki nan konpitè, ou bezwen mete ajou core_name_mig.v la file.
Mwen te itilize menm modèl kote nou te jwenn 87% itilizasyon otobis la (figi -12).
Avèk nBANK_MACHS mete sou 8, efikasite a se kounye a 90%. Xilinx DDR2 MIG 7 Estimasyon pèfòmans-fig-27

Epitou fè yon nòt ke ½ ak ¼ contrôleur afekte efikasite negatif akòz latans yo.
Pou egzanpample, depi nou ka sèlman voye kòmand chak 4 CK sik gen pafwa siplemantè padding lè konfòme yo ak espesifikasyon distribisyon minimòm DRAM, ki ka diminye efikasite nan teyorik la.
Eseye diferan contrôleur pou jwenn youn nan ki kostim kondisyon efikasite ou.

Referans

  1. Zynq-7000 AP SoC ak 7 Seri FPGAs MIS v2.3 [UG586]
  2. Sant solisyon Xilinx MIG http://www.xilinx.com/support/answers/34243.html

Istwa revizyon
13/03/2015 - Premye lage

Telechaje PDF: Xilinx DDR2 MIG 7 Gid Estimasyon Pèfòmans

Referans

Post ki gen rapò

Kite yon kòmantè

Adrès imel ou p ap pibliye. Jaden obligatwa yo make *