Distribitè XILINX 63234 END FPGA

Nòt enpòtan: Yo bay PDF ki ka telechaje yon Dosye Repons pou amelyore itilizasyon ak lizibilite li. Li enpòtan sonje ke Dosye Repons yo Webkontni ki baze sou ki souvan mete ajou pandan nouvo enfòmasyon vin disponib. Nou raple w pou w vizite Sipò Teknik Xilinx la Websit ak review (Xilinx Repons 63234) pou dènye vèsyon Repons sa a.

Entwodiksyon

Akòz fason memwa DDR2 ak DDR3 yo achitektire epi kontwolè seri MIG 7 la fèt, pèfòmans lan pa senp. Li mande yon konpreyansyon sou plizyè paramèt Jedec Timing ak Achitekti kontwolè, epi w ap bezwen fè similasyon pou jwenn estimasyon yo. Prensip jeneral pou detèmine pèfòmans lan se menm bagay la, men dokiman sa a bay yon fason fasil pou jwenn efikasite lè w ap itilize MIG ex la.ampkonsepsyon an avèk èd ban tès la ak estimilis la fileyo tache isit la.

Bandwidth efikas
Bis done DRAM lan sèlman rive nan yon nivo Pleasant ki prèske maksimòm pandan rafale lekti ak ekriti, epi chaj jeneral li diminye vitès done efektif la.

Kèk ansyenampmwens depans jeneral yo

• tan prechaje aksè nan ranje nan menm bank la (Adrès aksè a pa nan menm fwa paj ranje a)
• ekri tan rekiperasyon chanje soti nan ekri ak aksè lekti
• tan delè bis la pou chanje soti nan aksè lekti pou aksè ekriti

Sik revèy transfè done

• Efikasite (%) = ———————————————-

Total sik revèy
Efektif Bandwidth = Peak Bandwidth * Efikasite

MIG Design Jenerasyon

• Al gade nan UG586 Chapit 1 pou detay etap pa etap sou MIG IP ak ansyenample konsepsyon jenerasyon.
• Anvan ou fè simulation pèfòmans MIG Seri 7 la, fè sa ki annapre yo pou asire w ke anviwònman simulation ou an bon.
• Louvri ansyen MIG laampli konsepsyon ak kat bibliyotèk ki apwopriye yo, kouri simulation, epi asire ke ou ka wè mesaj "tès la pase" nan transkripsyon an.
• Pou demontre kijan sa ap mache, mwen te pwodui yon IP MIG pou xc7vx690tffg1761-2 epi mwen te envoke ansyen an.ampkonsepsyon.
• De bagay ki ta dwe remake se Bits adrès memwa ak seleksyon kat adrès memwa.
• Pou egzanpampIdem, mwen chwazi MT41J128M8XX-125 anba opsyon ki nan meni deroulant pyès memwa a.

Pou pati memwa chwazi nan Figi-1, ranje = 14, kolòn = 10 ak bank = 3, kidonk app_addr_width = ranje + kolòn + bank + ran = 28

Ou ka chwazi swa BANK_ROW_COLUMN oswa ROW BANK_COLUMN.
Mwen kite kolòn ROW BANK la, ki se mapman adrès pa defo a.

Example design Simulation ak ban tès sentèz

• Anba paramèt Similasyon yo, chwazi QuestaSim/ModelSim Simulator epi ale nan kote bibliyotèk konpile yo ye a.
• Pou plis detay sou kijan pou montre chemen enstalasyon zouti twazyèm pati yo, chwazi similatè sib la, epi konpile ak mape bibliyotèk yo, ou ka al gade (UG900) Gid Itilizatè Vivado Design Suite Logic Simulation.

Simile koòdone itilizatè grafik la (Klike sou onglet Egzekite Similasyon an nan manadjè pwojè a) epi asire w ou wè mesaj "tès la reyisi" nan transkripsyon an.

Modifikasyon RTL Simulation pèfòmans

1. Klike dwa sou onglet sous yo, chwazi "ajoute oswa kreye sous simulation", ale nan mig7_perfsim_traffic_generator.sv la. file epi klike sou fini pou ajoute li.
2. Klike dwa sou onglet sous yo, chwazi "ajoute oswa kreye sous simulation", ale nan perfsim_stimulus.txt, epi klike sou fini ajoute li.
3. Kòmante ansyen anampenstansyasyon le_top nan sim_tb_top.v la file.
4. Ajoute liy RTL ki anba yo nan sim_tb_top,v
5. Modifye APP_ADDR_WIDTH, APP_DATA_WIDTH, RANK_WIDTH, H, ak BANK_WIDTH dapre seleksyon pati memwa ou a. Ou ka jwenn valè yo nan _mig.v la. file.
6. Non egzanp mig_7series_0_mig ki make an jòn nan ka varye selon non konpozan ou pandan kreyasyon IP la. Verifye si ou te chwazi yon lòt non epi chanje l kòmsadwa.
7. Yon fwa IP la jenere, ouvri _mig.v la. file epi verifye pou nenpòt varyasyon nan non siyal LHS yo epi korije yo.
8. app_sr_req, app_ref_req, ak app_zq_req ta dwe inisyalize a 0.
9. Kòm ansyenample_top.v kòmante soti ak nouvo fileLè yo ajoute s, ou pral pwobableman wè "?" akote mig_7series_0_mig.v la. file anba sous simulation.
10. Pou kat kòrèk la file, klike dwa sou mig_7series_0_mig.v, chwazi "Ajoute Sous", ale nan /mig_7series_0_example.srcs/sources_1/ip/mig_7series_0/mig_7series_0/user_design/rtl epi ajoute mig_7series_0_mig_sim.v la file.
11. Si ou wè "?" pou kache a files, ajoute tout RTL files nan dosye clocking, controller, ip_top, phy, ak UI yo.
12. Yon fwa yo fè chanjman RTL yo ak tout sa ki nesesè yo fileLè yo ajoute nan Sous Similasyon ou yo, Yerachi a ta dwe sanble ak Figi 5 la.
13. La fileMo "s" ki make an wouj yo fèk ajoute, epi yo atann "?" sou modil ki gen rapò ak ECC yo paske konfigirasyon memwa ki chwazi a gen opsyon ECC a enfim.

Stimul File Deskripsyon

Chak modèl estimilis gen 48 bit, epi fòma a dekri nan Figi 6-1 jiska 6-4.

Kodaj adrès (Adrès [35:0])
Adrès la kode nan estimilis la jan yo montre nan Figi 7-1 rive nan Figi 7-6. Tout chan adrès yo dwe antre nan fòma ekzadesimal la.

Tout chan adrès yo gen yon lajè ki divizib pa kat pou antre nan fòma ekzadesimal la. Ban tès la sèlman voye bit ki nesesè nan yon chan adrès bay Kontwolè Memwa a. Pa egzanpampPa egzanp, nan yon konfigirasyon uit bank, se sèlman Bit bank yo [2:0] ki voye bay Kontwolè Memwa a, epi yo inyore bit ki rete yo. Bit siplemantè yo pou yon chan adrès yo la pou ou ka antre adrès la nan yon fòma ekzadesimal. Ou dwe konfime ke valè ki antre a koresponn ak lajè yon konfigirasyon bay.

• Adrès Kolòn (Kolòn[11:0]) – Adrès Kolòn nan estimilis la bay pou yon maksimòm de 12 bit, men ou bezwen adrese sa a dapre paramèt lajè kolòn ki mete nan konsepsyon ou an.
• Adrès Ranje (Ranje[15:0]) – Adrès ranje nan estimilis la bay pou yon maksimòm de 16 bit, men ou bezwen adrese
• Sa a baze sou paramèt lajè ranje ki mete nan konsepsyon ou an.
• Adrès Bank (Bank[3:0]) – Adrès Bank nan estimilis la bay nan yon maksimòm kat bit, men ou bezwen adrese sa a dapre paramèt lajè bank ki mete nan konsepsyon ou an.
• Adrès Ran (Ran[3:0]) – Adrès ran nan estimilis la bay pou yon maksimòm kat bit, men ou bezwen adrese sa a dapre paramèt lajè ran ki mete nan konsepsyon ou an.
• Adrès la rasanble dapre paramèt MEM_ADDR_ORDER ki nan nivo siperyè a epi li voye l nan koòdone itilizatè a.

Repete kòmand (Repete kòmand [7:0])

• Konte repetisyon kòmand lan se kantite fwa kòmand respektif la repete nan Entèfas Itilizatè a. Adrès pou chak repetisyon ogmante pa 8. Konte repetisyon maksimòm lan se 128.
• Ban tès la pa verifye limit kolòn nan, epi li fè wonn li si limit maksimòm kolòn nan rive pandan ogmantasyon yo.
• 128 Kòmand yo ranpli paj la. Pou nenpòt adrès kolòn ki pa 0, kantite repetisyon 128 la fini pa kwaze.
• Limit kolòn nan vlope otou kòmansman adrès kolòn nan.

Itilizasyon otobis

Yo kalkile itilizasyon bis la nan Entèfas Itilizatè a, yo pran an konsiderasyon kantite total Lekti ak ekriti, epi yo itilize ekwasyon sa a:

• BL8 pran kat sik revèy memwa
• Fen_stimulus la se lè tout kòmandman yo fini.
• calib_done se lè kalibrasyon an fèt.

Example Modèl
Sa yo ansyenampchiyè yo baze sou MEM_ADDR_ORDER ki tabli a BANK_ROW_COLUMN.

Modèl lekti sèl
00_0_2_000F_00A_1 – Modèl sa a se yon sèl lekti nan 10yèm kolòn, 15yèm ranje, ak dezyèm bank.

Single Write Pattern
00_0_1_0040_010_0 – Modèl sa a se yon sèl ekri nan 32yèm kolòn, 128yèm ranje, ak premye bank.

Single ekri ak li nan menm adrès

• 00_0_2_000F_00A_0 – Modèl sa a se yon sèl ekriti nan 10yèm kolòn, 15yèm ranje, ak dezyèm bank lan.
• 00_0_2_000F_00A_1 – Modèl sa a se yon sèl lekti ki soti nan 10yèm kolòn, 15yèm ranje, ak dezyèm bank lan.

Plizyè ekriti ak lekti ak menm adrès

• 0A_0_0_0010_000_0 – Sa koresponn ak 10 ekriti ak adrès kòmanse soti nan 0 rive nan 80, ki ka wè nan kolòn nan.
• 0A_0_0_0010_000_1 – Sa koresponn ak 10 lekti ak adrès kòmanse soti nan 0 pou rive nan 8,0, jan yo ka wè l nan kolòn nan.

Vlope Paj Pandan Ekri yo
0A_0_2_000F_3F8_0 – Sa koresponn ak 10 ekriti ak adrès kolòn nan vlope nan kòmansman paj la apre yon ekriti.

Simulation dèlko trafik pèfòmans
Nan pwen sa a, ou fini ak ansyen MIG la.ampsimulation konsepsyon an. Sa vle di ke konfigirasyon simulation ou an pare, ou te fè modifikasyon RTL simulation pèfòmans lan, nouvo yerachi simulation an kòrèk, epi ou te konprann modèl estimilis yo. Kouri simulation an ankò ak 16 ekriti ak lekti nan perfsim_stimulus.txt.

• Kouri tout, tann jiskaske siyal init_calib_complete la vin aktif, epi w ap kapab wè kantite ekriti ak lekti yo pwopoze a. Similasyon an ap sispann apre sa.
• Lè yo mande w pou kite similasyon an, chwazi Non epi ale nan fenèt transkripsyon an, kote w ap kapab wè estatistik pèfòmans yo.
• Si ou chwazi "kite simulation," estatistik pèfòmans yo ap ekri nan yon file yo rele mig_band_width_output.txt ki sitiye nan dosye sim_1/behave la.
• Exampchemen anyè a:- /mig_7series_0_example_perf_sim\mig_7series_0_example.sim/sim_1/behav

Ou ta ka mande poukisa percenttage nan itilizasyon bis la se sèlman 29. Refè simulation an ak menm paramèt IP yo, men jis chanje estimilis la file a 256 ekri ak 256 li

• ff_0_0_0000_000_0
• ff_0_0_0000_000_1

Ou pral wè kounye a percenttage kòm 85, ki vle di ke DDR3 ofri pi bon itilizasyon bis pou yon sekans ekriti ak lekti ki long.

Metòd jeneral pou amelyore pèfòmans
Faktè ki enfliyanse efikasite yo ka divize an de seksyon:

1. Espesifik memwa
2. Kontwolè Espesifik

Figi 9 ba ou yon souview nan tèm ki espesifik pou memwa.
Kontrèman ak SRAM ak Block Memories, pèfòmans DDR2 oswa DDR3 pa sèlman vitès done maksimòm lan.

Sa depann de anpil faktè tan, tankou:

• tRCD: Reta Kòmand Ranje (oswa reta ras pou cas).
• tCAS(CL): Latans strobe adrès kolòn.
• tRP: Reta prechaj ranje.
• tRAS: Tan Aktif Ranje (aktive pou prechanje).
• tRC: Tan sik ranje a. tRC = tRAS + tRP
• tRAC: Reta aksè o aza. tRAC = tRCD + tCAS
• Latans ekriti tCWLCASas.
• tZQ: Tan kalibrasyon ZQ.
• tRFC: Tan Sik Rafrechisman Ranje
• tWTR: Reta ekriti pou lekti. Dènye lè kòmand tranzaksyon ekriti pou lekti.
• tWR: Tan rekiperasyon ekriti. Dènye tranzaksyon ekriti rive nan tan prechaj la.
• Direksyon tout paramèt ki nan lis la depann de kalite memwa ki itilize a ak nivo vitès pati memwa a.
• Ou ka jwenn plis detay sou definisyon ak espesifikasyon tan yo nan estanda JEDEC DDR2 ak DDR3 yo oubyen nan nenpòt fich teknik aparèy memwa.

Efikasite sitou depann sou fason memwa jwenn aksè. Modèl adrès diferan bay rezilta efikasite diferan.

Memwa distribisyon anlè

1. Tan aktivasyon ak tan prechaj lè w ap chanje nan nouvo bank/ranje oubyen lè w ap chanje ranje nan menm bank la.- Kidonk, ou diminye chanjman ranje, sa ki ka retire tRCD ak tRP.
2. Voye kontinyèl ekri oswa lekti kòmandman -Mèt tan tCCD.
3. Minimize chanjman kòmand ekri-pou-lekti ak li-pou-ekri – Ekri tan rekiperasyon pou chanje aksè an lekti, ak tan chanjman otobis la pou chanje soti nan lekti an ekriti.
4. Mete yon entèval rafrechi apwopriye.
   • a. DDR3 SDRAM mande sik rafrechisman nan yon entèval peryodik mwayèn tREFI.
   • b. Yo ka bay yon maksimòm 8 lòt kòmand Refresh davans ("rale"). Sa pa diminye kantite rafrechisman yo, men entèval maksimòm ant de kòmand Refresh ki antoure yo limite a 9 × tREFI.
5. Itilize tout bank yo – Yon mekanis adrèsaj ki apwopriye pi preferab.
   • a. Ranje-Bank-Kolòn: Pou yon tranzaksyon k ap fèt sou yon espas adrès sekansyèl, nwayo a otomatikman louvri menm ranje a nan pwochen bank aparèy DRAM lan pou kontinye tranzaksyon an lè yo rive nan fen yon ranje ki deja egziste. Li byen adapte pou aplikasyon ki mande pou yo voye gwo pake done nan adrès sekansyèl.
   • b. Bank-Row-Column: Lè w travèse yon limit ranje, ranje aktyèl la ap fèmen, epi yon lòt ranje ap louvri nan menm bank lan. MSB se yon adrès bank ki ka itilize pou chanje soti nan diferan bank. Li apwopriye pou tranzaksyon ki pi kout, ki pi o aza nan yon blòk memwa pou yon sèten tan, epi answit yon so nan yon lòt blòk (bank).
6. Longè pete
   • a. BL 8 sipòte pou DDR3 sou seri 7 la. BC4 gen yon efikasite ki ba anpil, ki mwens pase 50%. Sa a se paske tan ekzekisyon BC4 la se menm jan ak BL8. Done yo jis maske andedan konpozan an.
   • b. Nan ka kote ou pa vle ekri yon rafale konplè, ou ka konsidere swa mask done a oswa ekri-apre-lekti.
7. Mete yon entèval ZQ apwopriye (DDR3 sèlman)
   Kontwolè a voye kòmandman Kalibrasyon ZQ Kout (ZQCS) ak ZQ Long (ZQCL).
   • a. Respekte Nòm JEDEC DDR3 la
   • b. Kalibrasyon ZQ a diskite nan seksyon 5.5 nan Estanda JEDEC Spec JESD79-3 DDR3 SDRAM la.
   • c. Kalibrasyon ZQ kalibre On-Die Termination (ODT) nan entèval regilye pou pran an kont varyasyon atravè VT yo.
   • d. Lojik la genyen nan bank_common.v/vhd
   • e. Paramèt Tzqcs la detèmine vitès yon kòmand kalibrasyon ZQ voye nan memwa a.
   • f. Li posib pou dezaktive kontè a epi voye l manyèlman lè l sèvi avèk app_zq_req, li sanble ak voye yon Refresh manyèlman. Gade (Repons Xilinx 47924) pou plis detay.

Trè anlè kontwolè

1. Lekti Peryodik – Gade (Repons Xilinx 43344) pou plis detay.
   • a. Pa chanje peryòd lekti a.
   • b. Sote lekti peryodik pandan ekriti yo epi bay kantite lekti rate anvan yon lekti reyèl.
2. Reòganizasyon – Gade (Repons Xilinx 34392) pou plis detay. Pou konsepsyon entèfas itilizatè ak AXI, li pi preferab pou ou gen sa aktive.
   • a. Reòdone se lojik ki prevwa plizyè kòmand epi chanje lòd kòmand itilizatè a pou fè kòmand ki pa nan memwa yo pa okipe yon bandwidth valab. Pèfòmans lan gen rapò tou ak modèl trafik aktyèl la.
   • b. Baze sou modèl adrès la, reòdone a ede sote kòmandman prechaj ak aktivasyon epi fè tRCD ak tRP pa okipe Pleasant done a.
3. Eseye ogmante kantite Bank Machines.
   • a. Pifò nan lojik kontwolè a abite nan machin bank yo, epi yo koresponn ak bank DRAM yo.
   • b. Yon machin labank jere yon sèl bank DRAM nan nenpòt ki moman.
   • c. Asignasyon machin labank lan dinamik, kidonk li pa nesesè pou gen yon machin labank pou chak bank fizik.
   • d. Ou ka konfigire machin labank yo, men se yon konpwomi ant zòn nan ak pèfòmans lan.
   • e. Kantite machin labank ki otorize a varye ant 2 a 8.
   • f. Pa default, 4 Machin Bank yo konfigire atravè paramèt RTL yo.
   • g. Pou chanje machin labank yo, konsidere paramèt nBANK_MACHS = 8 ki genyen nan memc_ui_top la.

Example pou 8 Bank Machines – nBANK_MACHS = 8
Kounye a ou okouran de faktè ki enfliyanse pèfòmans. Konsidere yon aplikasyon an amon ki ba ou 512 okte done pa pake,t, epi ou bezwen sove yo nan diferan kote memwa. Kòm 512 okte done egal a 64 rafale done DDR3, re-egzekite ex la.ample konsepsyon ak yon estimilis file ki gen 512 ekriti, 512 lekti, ak chanjman ranje pou chak 64 ekriti oswa lekti:

Nan fen similasyon an, w ap wè ke itilizasyon otobis la se 77 pousan.

Figi 11: Estatistik pèfòmans pou 512 ekriti ak 512 lekti – Chanje ranje pou 64 ekriti oswa lekti.

Kounye a, ou ka aplike konesans ou te aprann nan seksyon anvan an pou amelyore efikasite a. Pou itilize tout bank yo olye pou w chanje ranje a, modifye modèl adrès la pou chanje bank la jan yo montre anba a. Sa ekivalan a mete ROW_BANK_Column nan paramèt map adrès memwa nan GUI MIG la.

Nan fen similasyon an, w ap wè ke 77 pousan itilizasyon otobis la te ye anvan an kounye a se 87!

Si ou toujou bezwen pi wo efikasite, ou ka ale pou gwosè pake gwo 1024 oswa 2048 bytes, oswa konsidere yon rafrechiman manyèl.
Nòt: Xilinx pa ankouraje pou kontoune rafrechisman kontwolè a, paske nou pa sèten si w ap kapab respekte tan rafrechisman otomatik JEDEC la, sa ki afekte fyabilite done yo. Nan kontwolè a, ou ka chanje NBANNBANk_MACH pou wè amelyorasyon pèfòmans lan. Sepandan, sa ka afekte tan konsepsyon ou an. Tanpri gade (Repons Xilinx 36505) pou plis detay sou nBANk_MACH.

Louvri core_name_mig_sim.v file epi chanje paramèt nBANK_MACHS yo soti nan 4 pou rive nan 8 epi rekòmanse simulation an.
Pou valè paramèt la pran efè nan pyès ki nan konpitè a, ou bezwen mete ajou core_name_mig.v la. fileMwen te itilize menm modèl la kote nou te jwenn 87% itilizasyon otobis la (Figi 2). Avèk nBANK_MACHS mete sou 8, efikasite a kounye a se 90%.

Epitou, sonje byen ke kontwolè ½ ak ¼ yo afekte efikasite negatifman akòz latans yo. Pa egzanpampPa egzanp, piske nou ka sèlman voye kòmand chak 4 sik CK, pafwa gen plis ranpli lè w respekte espesifikasyon minimòm tan DRAM yo, sa ki ka diminye efikasite teyorikman. Eseye diferan kontwolè pou jwenn youn ki adapte ak bezwen efikasite ou. Referans

1. Zynq-7000 AP SoC ak 7 Seri FPGAs MIS v2.3 [UG586]
2. Sant solisyon Xilinx MIG http://www.xilinx.com/support/answers/34243.html

Istwa revizyon
13/03/2015 – Premye piblikasyon..

Dokiman / Resous

Distribitè XILINX 63234 END FPGA [pdfGid Itilizatè 63234 Distribitè END FPGA, 63234, Distribitè END FPGA, Distribitè FPGA

Referans

• Manyèl itilizatè