RENESAS ForgeFPGA lojisyèl simulation

Enfòmasyon enpòtan

Simulation se yon teknik pou aplike diferan estimilis opinyon nan konsepsyon an nan diferan moman pou tcheke si kòd RTL la konpòte fason ki gen entansyon an. Yo itilize li pou verifye solidite konsepsyon an. Simulation pèmèt itilizatè a view dyagram nan distribisyon nan siyal yo ki gen rapò yo konprann ki jan deskripsyon an konsepsyon nan konsepsyon an file konpòte.

Bann tès yo se moso kòd ki itilize pou simulation. Yon ban tès senp pral enstansye Inite Anba Tès la (UUT) ak kondwi opinyon an. Lojisyèl Go Configure itilize Icarus Verilog (iVerilog) ak GTKWave pou obsève fòm ond simulation yo ak estimilis yo bay nan testbench la.

Dokiman sa a dekri etap sa yo ki bezwen pran pandan w ap enstale Icarus sou sistèm ou a ak kouman yo kouri yon simulation siksè.

Enstale Icarus Verilog

a. Enstale vèsyon an dènye nan Icarus Verilog (IVerilog) soti nan https://bleyer.org/icarus/
b. Asire w ou ajoute IVerilog nan PATH epi kite l enstale GTKWave (Gade Figi 1)

c. Louvri lojisyèl Go Configure a epi chwazi pati a: SLG47910(Rev BB) pou ouvri Atelye Forge a (gade Figi 2).

d. Klike sou Editè FPGA a nan mitan ba ikòn nan tèt oswa itilizatè a kapab tou double-klike sou estrikti Nwayo FPGA nan mitan fenèt la.

e. Yon nouvo fenèt ouvè ki rele Forge Workshop la. Nan ba zouti meni an sou tèt la, klike sou Opsyon → Anviwònman. Nan bwat dyalòg Anviwònman an, ale nan Zouti anba tab Anviwònman itilizatè. Déseleksyone Sèvi ak "kare anviwònman sistèm" pou tou de Icarus Verilog ak GTKWave. Ajoute chemen Iverilog ak GTKWave sove nan sistèm ou a nan espas yo bay la (gade Figi 4).

Nou tout mete atè pou simule yon banc tès ak etap ki anwo yo asire ke GTKWave lanse otomatikman lè w ap similye yon banc tès sou lojisyèl Go Configure.

Bann tès

Etap ki pi enpòtan nan aplike avèk siksè nenpòt sistèm se verifye konsepsyon an ak fonksyonalite li yo. Verifye yon sistèm konplèks apre mete ann aplikasyon pyès ki nan konpitè se pa yon chwa ki gen bon konprann. Li pa efikas an tèm de lajan, tan, ak resous. Pakonsekan, nan ka FPGA, yo itilize yon banc tès pou teste kòd sous Verilog la.

Sipoze nou gen yon opinyon ki se nan 11 Bits, epi nou vle teste aparèy la pou tout valè yo D 'konbinezon posib sa vle di (211). Kòm sa a se yon gwo kantite konbinezon, li enposib teste li manyèlman. Nan ka sa yo, banc tès yo trè itil paske ou ka teste konsepsyon an otomatikman pou tout valè posib yo epi kidonk, konfime fyab nan konsepsyon tès la. Verilog Testbenches yo itilize pou simulation ak analize desen san yo pa bezwen okenn aparèy pyès ki nan konpitè fizik.

Yon konsepsyon anba tès, abreje kòm DUT, se yon modil sentetizable nan fonksyonalite nou vle teste. Nan lòt mo, li se konsepsyon sikwi a ke nou ta renmen teste. Nou ka dekri DUT nou an lè l sèvi avèk youn nan twa estil modèl nan Verilog - Gate-nivo, Dataflow, oswa Konpòtman.

Yon banc tès pa sentèz, kidonk li itilize pou rezon simulation sèlman. Sa a pèmèt itilizatè a sèvi ak yon seri konplè nan konstriksyon Verilog pa egzanp, mo kle tankou "pou", "$display" ak "$monitor" elatriye pou ekri tèsbanch. Yon banc tès senp pral enstansye Inite Anba Tès (UUT) oswa Aparèy Anba Tès (DUT) ak antre nan kondwi.

Konprann yon Bann tès

Definisyon echèl nan Testbench

Lè simulation, lojisyèl a bezwen konnen jan lè a te defini. Inite reta a espesifye lè l sèvi avèk direktiv echèl la, ki espesifye inite tan an ak presizyon pou modil yo ki swiv li. Echèl la ede nan detèmine kisa #1 vle di an tèm de tan. # yo itilize pou defini delè yo dwe prezante nan sistèm nan an akò ak inite tan espesifye nan echèl. Kidonk, #1 vle di 1 ns reta si time_unit la nan ns.

Sentaks:
`echèl / /

time_unit se kantite tan yon delè #1 reprezante. Baz time_precision reprezante konbyen pwen desimal presizyon pou itilize parapò ak inite tan yo. (Gade liy 23 nan Figi 5)

Nou ka itilize konstriksyon echèl yo pou itilize diferan inite tan nan menm konsepsyon an. Itilizatè a bezwen sonje ke espesifikasyon reta yo pa sentèz epi yo pa ka konvèti nan lojik pyès ki nan konpitè. Fonksyon reta yo se antyèman pou rezon simulation. $tan ak $an tan reyèl fonksyon sistèm yo retounen tan aktyèl la epi fòma rapò defo a ka chanje ak yon lòt travay sistèm $timeformat .

Example: 

echèl 10us/100ns
`echèl 1ns/1ps
#10 reset = 1; // reta siyal la pa 10 ns
#0.49 $display( "T = %0t nan moman #0.49", $an tan reyèl) ;

Delè a espesifye se #0.49 ki se mwens pase mwatye yon tan inite. Sepandan, presizyon tan an espesifye yo dwe 1ps e pakonsekan similatè a pa ka ale pi piti pase 1ns ki fè li awondi deklarasyon an reta bay ak sede 0ns. Kidonk, deklarasyon sa a pa bay okenn reta.

Jounal simulation: 

T = 1 nan Tan #0.49

Deklarasyon Modil

Deklarasyon modil nan nenpòt ki tès banc kontrèman ak kòd prensipal Verilog la. Nan yon testbench, modil la deklare san okenn pò tèminal ansanm ak li. (Gade liy 25 nan Figi 5)

Sentaks: 

modil ;

Deklarasyon modil la swiv pa defini siyal yo antre ak pwodiksyon defini pi bonè nan konsepsyon prensipal la file.
Nou itilize de kalite siyal pou kondwi ak siveyans siyal pandan simulation la. Tip done reg la ap kenbe valè a jiskaske yo ba li yon nouvo valè. Kalite done sa a ka bay yon valè sèlman nan toujou oswa premye blòk.
Datatype fil la se tankou yon koneksyon fizik. Li pral kenbe valè a ki kondwi pa yon pò, bay deklarasyon, oswa reg. Kalite done sa a pa ka itilize nan premye oswa toujou blòk. Nenpòt paramèt ak deklarasyon nonb antye yo fè tou nan seksyon sa a.

Example:
Reg a,b; // D 'nan kòd HDL la defini kòm reg nan testbench
Fil y; // siyal pwodiksyon nan HDL defini kòm fil nan testbench

Enstansyasyon DUT

Objektif yon banc tès se verifye si modil DUT nou an ap fonksyone. Pakonsekan, nou bezwen enstansye modil konsepsyon nou an pou teste modil la.

Sentaks: 

(. (siyal 1),. signal1>(signal2));

Example:

ALU d0 (.a(a), // siyal "a" nan ALU ta dwe konekte ak "a" nan modil ALU_tb
.b(b), // siyal "b" nan ALU ta dwe konekte ak "b" nan modil ALU_tb
.c(c)) ;// siyal "c" nan ALU ta dwe konekte ak "c" nan modil ALU_tb

Nou te enstansye modil DUT ALU nan modil tès la. Non egzanp lan (d0) se chwa itilizatè a. Siyal yo ak yon peryòd "." devan yo se non yo pou siyal yo andedan modil la ALU, pandan y ap fil la oswa reg yo konekte nan nan ban tès la se akote siyal la nan parantèz (). Li rekòmande pou kode chak koneksyon pò nan yon liy separe pou nenpòt mesaj erè konpilasyon pral kòrèkteman montre nimewo liy kote erè a te fèt. Paske koneksyon sa yo fèt pa non, lòd yo parèt pa enpòtan.

Enstansyasyon DUT ka fèt tou pou modil kote modil testbench la gen non siyal diferan. Kat ki kòrèk la nan siyal yo se sa ki enpòtan lè enstans.

Example: 

ALU d0 (.a(A), // siyal "a" nan ALU ta dwe konekte ak "A" nan modil ALU_tb
.clk (revèy), // siyal "clk" nan ALU ta dwe konekte ak "revèy" modil ALU_tb
.soti(SOTI)); // siyal "soti" nan ALU ta dwe konekte ak "SOTI" nan modil ALU_tb

Toujou & Inisyal Blòk nan yon Testbench

Gen de blòk sekans nan Verilog, inisyal ak toujou. Se nan blòk sa yo ke nou aplike estimilis la.

Premye blòk

Blòk inisyal la ki egzekite yon sèl fwa epi ki fini lè dènye liy blòk la egzekite. Se estimilis la ekri nan blòk inisyal la. (Gade liy 54-72 nan Figi 5)

Sentaks:
..
premye kòmanse
$ pil fatrafile();
$dumpvars();
..(antre estimilis)
fini

blòk inisyal la kòmanse egzekisyon li nan kòmansman an nan simulation nan tan t = 0. Kòmanse ak premye liy ki genyen ant kòmansman ak fen, chak liy egzekite soti anwo jouk anba jiskaske yo rive nan yon reta. Lè yo rive nan reta a, ekzekisyon blòk sa a tann jiskaske tan reta a (10-tan inite) te pase ak Lè sa a, ranmase ekzekisyon ankò.
Itilizatè a ka defini stimuli lè l sèvi avèk bouk (pou, pandan, si-lòt) osi byen andedan blòk inisyal sa a olye pou yo antre nan tout konbinezon yo manyèlman.

 

Example:
Inisyal Kòmanse
A = 0; b = 0; // kòmanse ekzekisyon
#10 a = 0; b = 1; // ekzekisyon se nan t = 10-inite tan
#10 a = 1; b = 0; // ekzekisyon se nan t = 20-inite tan
fini

pil fatra Files

Yon lòt bagay ou dwe toujou chonje se deklarasyon $pil fatrafiles ak $dumpvars andedan blòk inisyal la (gade liy 55-56 nan Figi 5). $ lapil fatrafile yo itilize pou jete chanjman ki fèt nan valè filè ak rejis nan yon file ke yo rele kòm agiman li yo.

Pou egzanpample:

$pil fatrafile("alu_tb.vcd");

pral jete chanjman yo nan yon file yo te rele alu_tb.vcd. Chanjman yo anrejistre nan yon file rele VCD file ki vle di depo chanje valè. Yon VCD (valè chanjman pil fatra) estoke tout enfòmasyon sou chanjman valè. Nou pa ka gen plis pase yon $dumpfile deklarasyon nan simulation Verilog.

$ ladumpvars yo itilize pou presize ki varyab yo dwe jete (nan file mansyone pa $ dumpfile). Fason ki pi senp pou itilize li se san okenn diskisyon. Sentaks jeneral $dumpvars yo se

$dumpvars ( <, >);

Nou fondamantalman ka presize ki modil, ak ki varyab nan modil yo pral jete. Fason ki pi senp pou itilize sa a se mete nivo a 0 ak non modil la kòm modil tèt la (tipikman modil testbench tèt la).

$dumpvars(0, alu_tb);

Lè yo mete nivo a 0, epi sèlman non modil la espesifye, li jete TOUT varyab modil sa a ak tout varyab ki nan TOUT modil pi ba nivo enstansye pa modil tèt sa a. Si nenpòt modil pa enstansye pa modil tèt sa a, Lè sa a, varyab li yo pa pral kouvri. Yon lòt bagay, deklarasyon an nan $pil fatrafile dwe vini anvan $dumpvars yo oswa nenpòt lòt travay sistèm ki presize pil fatra. Sa yo pil fatra files yo dwe deklare anvan entrées estimilis yo lòt bagay, pa gen okenn valè yo pral sove nan pil fatra sa yo files.

Toujou Bloke

Kontrèman ak deklarasyon inisyal yo, yon blòk toujou ap egzekite repete, byenke ekzekisyon an kòmanse nan tan t = 0. Pou egzanpample, siyal revèy la esansyèl pou operasyon an nan sikui sekans tankou Flip-flops. Li bezwen yo dwe apwovizyone kontinyèlman. Pakonsekan, nou ka ekri kòd pou operasyon revèy la nan yon banc tès kòm (gade liy 52 nan Figi 5):

toujou
#10 clk = ~clk;
modil final

Deklarasyon ki pi wo a vin egzekite apre 10 ns kòmanse nan t = 0. Valè clk la ap jwenn envèse apre 10 ns soti nan valè anvan an. Kidonk, jenere yon siyal revèy nan lajè batman kè 20 ns. Se poutèt sa, deklarasyon sa a jenere yon siyal frekans 50 MHz. Li enpòtan sonje ke, inisyalizasyon siyal la fè anvan blòk la toujou. Si nou pa fè pati inisyalizasyon an, siyal clk la pral x soti nan t - 0, epi apre 10 ns, li pral ranvèse nan yon lòt x.

Oto-Tcheke Testbench

Yon banc tès oto-tcheke gen ladann yon deklarasyon pou tcheke eta aktyèl la.

• $ekspozisyon travay sistèm yo pwensipalman itilize yo montre mesaj debug yo swiv koule nan simulation

premye kòmanse
A = 0 ; b = 0 ; c = 0; #10; // aplike opinyon, tann
si( y ! == 1) kòmanse
$display("000 echwe"); // tcheke
c = 1; #10 ; //aplike opinyon, tann
fini
sinon si ( y ! == 0) kòmanse
$display ("001 echwe") // tcheke
b = 1; c = 0; #10 ; fini
lòt moun si (y!==0)
$display ("010 echwe"); // tcheke
fini
modil final

$ekspozisyon yo itilize pou montre valè varyab, fisèl, oswa ekspresyon. Soti nan ansyen an pi wo aample, chak fwa nenpòt nan bouk si-lòt la satisfè, Lè sa a, boutèy demi lit similatè a pral montre $ respektif li yo.ekspozisyon deklarasyon. Gen yon Newline pa default nan fen fisèl yo.

$ekspozisyon (“tan = %t , A = %b, B = %b, C = % b”, $tan, A, B, C);

Karaktè yo mansyone nan quotes yo pral enprime jan yo ye. Lèt la ansanm ak % vle di fòma fisèl la. Nou itilize %b pou reprezante done binè. Nou ka itilize %d, %h, %o pou reprezante desimal, egzadesimal, ak oktal, respektivman. Yo itilize %g pou eksprime nonm reyèl. Sa yo pral ranplase ak valè yo deyò quote la nan lòd la mansyone. Pou egzanpample, deklarasyon ki pi wo a pral parèt nan jounal la simulation kòm: tan = 20, A = 0, B = 1, C = 0

Tablo 1. Fòma tab Verilog

Agiman	Deskripsyon
%h, %H	Montre nan fòma Egzadesimal
%d, %D	Montre nan fòm desimal
%b, %B	Montre nan fòma binè
%m, %M	Montre non yerarchize
%s, %S	Montre kòm fisèl
%t, %T	Montre nan fòma tan
%f, %F	Montre 'reyèl' nan fòma desimal
%e, %E	Montre 'reyèl' nan yon fòma eksponansyèl

$ekspozisyon sitou enprime done yo oswa varyab jan li ye nan moman sa a nan tan sa a tankou printf nan C. Nou dwe mansyone $ekspozisyon pou kèlkeswa tèks nou dwe view nan jounal simulation.

• $tan

$tan se yon travay sistèm ki pral retounen tan aktyèl la nan simulation la.

• $kontwole

$kontwole pral kontwole done oswa varyab pou ki li ekri epi chak fwa varyab la chanje, li pral enprime
valè a chanje. Li reyalize yon efè menm jan an nan rele $display apre chak fwa nenpòt nan agiman li yo jwenn
mete ajou. $kontwole se tankou yon travay ki anjandre kouri nan aryè plan fil pwensipal ki monitè ak
montre chanjman valè nan varyab agiman li yo. $kontwole gen menm sentaks ak $ekspozisyon.

$kontwole(" tan = %t, A = %b, B = %b, C = % b", $tan, A, B, C);

Soti nan Figi 7 ou ka obsève ke nouvo liy nan kòd yo te ajoute nan pwòp tèt ou-evalye tèsbanch la. Plasman $ aekspozisyon ak $kontwole deklarasyon ki nan diferan seksyon nan banc tès la pral bay rezilta diferan (gade Figi 8). $tan mansyone nan deklarasyon sa yo enprime tan an nan ki valè a ap enprime pou. An menm tan inite a di 170000, nou ka wè ki jan gen yon diferans nan valè A ak B akòz $ la.ekspozisyon ak $kontwole deklarasyon.

GTKWave lojisyèl

GTKWave se yon vag GTK + ki konplètman prezante viewer pou Unix, Win32, ak Mac OSX ki li LXT, LXT2, VZT, FST, ak GHW files osi byen ke estanda VCD/EVCD files ak pèmèt yo viewing. Ofisyèl li websit se nan http://gtkwave.sourceforge.net/ . GTKWave se rekòmande a viewer pa Icarus Verilog zouti simulation.

Yon fwa itilizatè a kreye yon banc tès pou teste fonksyonalite konsepsyon an, itilizatè a kapab kounye a itilize lojisyèl GTKWave pou view fòm ond yo.

Pou lanse lojisyèl GTKWave pou view ond yo, itilizatè a bezwen klike sou bouton Simulate Testbench ki anlè ba zouti a oswa nan meni prensipal Zouti → Simulation → Simulation Testbench. Si pa gen okenn erè sentaks Lè sa a, depann sou konsepsyon an, GTKWave a ta dwe lanse otomatikman oswa rezilta yo nan stimuli yo nan testbench la pral parèt nan seksyon an Logger nan fenèt la.

Lojisyèl GTKWave a ouvè pil fatra fòma .vcdfile otomatikman. Fenèt GTKWave a pa montre fòm ond lan lè li ouvri. Sa a bay itilizatè a yon opòtinite pou chwazi ki siyal li vle view epi obsève. Pou chwazi siyal la, itilizatè a bezwen montre, itilizatè a bezwen klike sou non modil/enstans yo sou bò gòch fenèt la anba tab SST la. Lè w klike sou + nan chak egzanp, ou ka wè siyal ki gen rapò ak egzanp sa a nan seksyon anba a. Lè sa a, ou ka trennen & lage siyal la vle oswa doub-klike sou yo yo dwe parèt nan fenèt la Siyal. Ou kapab tou chwazi tout (CTRL + A) epi mete yo nan fenèt siyal yo (gade Figi 9).

Siyal yo kounye a ajoute nan fenèt siyal la men li poko dwe simulation. Apre ou fin ajoute siyal yo vle nan fenèt siyal la, klike sou anfòm siyal yo nan lajè aktyèl la nan fenèt la ak Lè sa a, rechaje siyal yo soti nan rechaj la senbòl prezan sou ba zouti a. Ou kapab kounye a wè siyal yo ak valè respektif yo.

Valè siyal yo

Pa default, valè siyal yo nan fòma egzadesimal ak tout vag yo gen koulè vèt (si yo kòrèkteman kouri).

Itilizatè a ka chanje pwopriyete siyal sa yo lè w klike sou siyal la epi chwazi Fòma Done oswa Fòma Koulè. Itilizatè a kapab tou mete yon siyal vid pou fè seksyon ant gwoup siyal yo. Lè ou gen rezilta a vle optik, ou ka sove konfigirasyon ou pa ale File → Ekri Save File.

GTKWave Toolbar

Ba zouti a (gade Figi 10) pèmèt itilizatè a fè fonksyon debaz pou siyal la. Se pou nou diskite sou chak opsyon sou ba ikòn soti nan goch a dwat.

1. Opsyon meni: Anba opsyon sa a nou kapab view tout karakteristik yo divès kalite nan lojisyèl an ki ka itilize yo jwe otou ak lojisyèl an. Detay yo anba opsyon meni sa a kouvri anba Seksyon 8 nan gid itilizatè sa a.
2. Koupe tras: Li itilize pou efase/koupe siyal la chwazi nan fenèt siyal la
3. Kopi tras: Li itilize pou kopye siyal la chwazi nan fenèt siyal la
4. Kole tras: Tras kopye/koupe a ka kole nan yon lòt kote nan fenèt siyal la
5. Zoom Fit: Li itilize pou anfòm siyal yo selon gwosè fenèt itilizatè a chwazi pou li montre
6. Zoom nan: Yo itilize li pou rale nan fenèt siyal la
7. Zoom Out: Yo itilize li pou rale fenèt siyal la
8. Zoom defèt: li itilize pou defèt rale nan / soti nan fenèt siyal la
9. Zoom pou kòmanse: sa a pral rale fenèt siyal la, ki montre tan an kòmanse nan siyal yo.
10. Zoom pou fini: sa a pral rale fenèt siyal la ki montre tan fen siyal yo
11. Jwenn kwen anvan yo: Sa a deplase makè a sou bò gòch ki endike kwen anvan an
12. Jwenn pwochen kwen: Sa a deplase makè a sou bò dwat la ki endike pwochen kwen an
13. Scroll pi ba/anwo kosyon: lè l sèvi avèk sa a nou ka mete tan nan ki itilizatè a vle montre. Pou egzanpample, nou ka mete tan ki defini pou 0 sec pou 500 ns, li pral afficher siyal yo anba ki dire sèlman.
14. Rechaje: Reload la peze chak fwa gen yon chanjman nan siyal ki parèt la. Li pral rechaje epi montre siyal la dapre nouvo paramèt yo. Pou egzanpample, apre yo fin chanje tan ki defini siyal la, nou bezwen rechaje siyal la pou montre siyal la nan nouvo tan ki defini.

Opsyon meni

Soti nan kwen gòch anlè lojisyèl GTKWave a, itilizatè a kapab jwenn aksè nan opsyon meni yo lè li klike sou twa liy vètikal yo (gade Figi 11). Itilizatè a ka jwenn opsyon sa yo anba opsyon meni yo:

File

La File sou-menu gen plizyè atik ki gen rapò ak aksè files, enpòte-ekspòtasyon VCD files, enprime, ak lekti/ekri files ak sòti.

Edit

Sou-menu Edit la itilize pou fè divès fonksyon sèvis piblik tankou chanje reprezantasyon done valè nan subwindow vag la. Sèvi ak opsyon ki anba meni Edit la, itilizatè ka chanje fòma done siyal yo, chanje yo, chanje yo, koupe li, mete aksan sou li, gwoup siyal, fè kòmantè sou siyal yo, chanje koulè siyal yo, elatriye.

Chèche

Sou-menu Rechèch la itilize pou fè rechèch sou non ak valè nèt. Li ede fè fonksyon sou diferan nivo yerachi nan siyal yo ak ka nan VCD la file.

Tan

Sou-menu tan an gen yon seri fonksyon fonksyon Navigasyon yo ak bouton Panèl Estati yo.
Li pèmèt fonksyon senp, ki gen rapò ak tan, tankou rale, deplase nan yon pwen tan patikilye, deplase siyal la nan yon sèten direksyon, elatriye.

Makè

Yo itilize sous-menu makè a pou fè manipilasyon divès kalite sou makè a ak kontwole defile sou ekran an.
Li pèmèt fonctionnalités pou ajoute makè anpil sou fenèt siyal la. Yon maksimòm de 26 makè non yo gen dwa ak lè yo pou tout dwe diferan.

a. Pou ajoute Makè nan fenèt siyal la
Klike sou bò gòch nan pwen obligatwa a kote ou vle yo mete Makè a epi peze ALT + N. Sa a pral mete yon makè ki rele (A,B,C, elatriye) nan pwen yo mande a. Itilizatè a ka kontinye fè sa pou 26 kote diferan tan.
Pou konpare valè tan an nan tout makè kote yo, Meni → Makè → Montre Done Makè Chanjman yo.
Sa a pral louvri yon fenèt ak valè tan an nan chak Makè. Itilizatè a ka manyèlman sonje valè tan an nan chak makè yo mete ak soustraksyon yo pou kalkile diferans ki genyen ant 2 makè.
b. Pou retire Marker nan fenèt siyal la

Itilizatè a ka ale nan meni → Makè → Kolekte makè ki rele yo. Sa a pral retire dènye makè ki te plase nan fenèt siyal la. Itilizatè a ka retire tout makè yo nonmen yo ale nan Menu → Makers → Kolekte tout makè yo nonmen (Figi 12).

Nan Figi 13, nou ka wè ki jan koulè siyal yo te chanje. Ou ka obsève yon siyal vid ki ajoute nan fenèt siyal la tou ak yon kòmantè - siyal vid.
Epitou sonje prezans 6 Makè yo te rele (A – E) ak konpurasyon valè tan ki genyen ant Makè sa yo nan ps.

View

La View se submenu yo itilize pou kontwole divès kalite atribi ki gen rapò ak rann grafik atik estati yo ansanm ak valè nan fenèt sub siyal la. Soti nan meni sa a, ou ka konvèti fenèt siyal la an Nwa & Blan oswa koulè tou. La View sou-menu tou pèmèt ou chanje Dimansyon tan an sòti nan segonn (sèks) nan ficoseconds (fs). Itilizatè a ka jwenn opsyon sa a View → Echèl nan dimansyon tan → fs.

Ede

Sou-menu èd la gen opsyon pou pèmèt èd sou entènèt ak pou montre enfòmasyon sou vèsyon pwogram lan.

Konklizyon

Dokiman sa a te kreye pou ede itilizatè a ak siksè similye konsepsyon yo ak verifye fonksyonalite a lè li korije redaksyon ki nesesè pou testbench la epi sèvi ak Icarus Verilog ansanm ak GTKWave pou montre fòm ond yo epi obsève rezilta yo.

Istwa revizyon

Revizyon	Dat	Deskripsyon
1.00	20 me 2024	Premye lage.

R19US0011EU0100 Rev.1.0
20 me 2024
© 2024 Renesas Elektwonik

Dokiman / Resous

RENESAS ForgeFPGA lojisyèl simulation [pdfGid Itilizatè REN_r19us0011eu0100, ForgeFPGA Software Simulation, ForgeFPGA Software, ForgeFPGA, ForgeFPGA Simulation, Simulation Lojisyèl, Simulation, Lojisyèl

Referans

• Manyèl itilizatè