Microsemi DG0852 PolarFire FPGA Tanperati ak Voltage Capteur

Enfòmasyon sou pwodwi: DG0852 Demo Gid PolarFire FPGA
Tanperati ak Voltage Capteur

Gid Demo DG0852 PolarFire FPGA Tanperati ak Voltage Capteur se yon pwodwi ki fèt pou mezire tanperati ak voltage. Pwodwi a fabrike pa Microsemi, biwo santral li nan Aliso Viejo, Kalifòni, USA.

Kondisyon konsepsyon

Pou pwodwi a fonksyone byen, kondisyon konsepsyon yo enkli itilizasyon PolarFire FPGA Tanperati ak Vol.tage Sensor, ki se yon FPGA ki ba-pouvwa konsome ak pri-la efikas.

Prekondisyon

Pou itilize DG0852 Demo Gid PolarFire FPGA Tanperati ak Voltage Sensor, ou bezwen gen yon sistèm ki sipòte lojisyèl Libero Design Flow, ki responsab pou aplikasyon konsepsyon ak koule simulation.

Demo Design

Konsepsyon Demo a enplike nan aplikasyon yon tanperati ak voltage sistèm mezi lè l sèvi avèk PolarFire FPGA Tanperati a ak Voltage Capteur.

Aplikasyon konsepsyon

Pwosesis aplikasyon an enplike etap sa yo:

• Sentèz - etap sa a enplike nan konvèti kondisyon konsepsyon yo nan yon fòma HDL ke FPGA a ka konprann.
• Kote ak wout - etap sa a enplike nan mete sikui yo sentèz sou chip la ak routage entèkoneksyon.
• Verify Distribisyon - etap sa a tcheke si kontrent tan yo nan konsepsyon an satisfè.
• Jenere done etalaj FPGA - etap sa a jenere done yo ki pral chaje sou FPGA la.
• Jenere Bitstream - etap sa a jenere bitstream ki pral telechaje sou aparèy FPGA sib la.
• Kouri PWOGRAM Aksyon - etap sa a pwograme aparèy la ak bitstream la.

Flow simulation

Koule nan simulation enplike nan simulation konsepsyon an asire ke li satisfè kondisyon yo konsepsyon.

• Simulation konsepsyon an - etap sa a enplike nan simulation konsepsyon an lè l sèvi avèk lojisyèl Libero Design Flow pou asire ke li satisfè kondisyon konsepsyon yo.

Enstriksyon Itilizasyon Pwodwi

Pou itilize DG0852 Demo Gid PolarFire FPGA Tanperati ak
Voltage Sensor, swiv etap sa yo:

1. Asire ke sistèm ou an sipòte lojisyèl Libero Design Flow.
2. Telechaje epi enstale lojisyèl Libero Design Flow ki soti nan Microsemi a websit.
3. Swiv etap aplikasyon konsepsyon ki endike nan manyèl itilizatè a pou aplike tanperati w ak voltage sistèm mezi.
4. Simile konsepsyon an lè l sèvi avèk lojisyèl Libero Design Flow pou asire ke li satisfè kondisyon konsepsyon yo.
5. Pwograme aparèy la ak bitstream la lè l sèvi avèk etap Run PROGRAM Aksyon ki dekri nan manyèl itilizatè a.
6. Konekte tanperati w ak voltage detèktè PolarFire la
   FPGA Tanperati ak Voltage Capteur pou kòmanse mezire tanperati ak voltage.

Pou plis sipò pwodwi oswa kesyon, kontakte lavant Microsemi oswa ekip sipò kliyan yo atravè telefòn oswa imèl, jan sa bay nan manyèl itilizatè a.

Katye Jeneral Microsemi
One Enterprise, Aliso Viejo,
CA 92656 USA
Nan peyi Etazini: +1 800-713-4113
Deyò USA: +1 949-380-6100 Komèsyal: +1 949-380-6136
Faks: +1 949-215-4996
Imèl: sales.support@microsemi.com www.microsemi.com
©2021 Microsemi, yon sipòtè totalman pou Microchip Technology Inc. Tout dwa rezève. Microsemi ak logo Microsemi a se mak anrejistre Microsemi Corporation. Tout lòt mak ak mak sèvis yo se pwopriyete pwopriyetè respektif yo.
Microsemi pa fè okenn garanti, reprezantasyon, oswa garanti konsènan enfòmasyon ki nan la a oswa konvnab nan pwodwi ak sèvis li yo pou nenpòt ki rezon patikilye, ni Microsemi pa pran okenn responsablite kèlkeswa ki soti nan aplikasyon an oswa itilizasyon nenpòt pwodwi oswa sikwi. Pwodwi yo vann anba a ak nenpòt lòt pwodwi Microsemi vann yo te sijè a tès limite epi yo pa ta dwe itilize ansanm ak ekipman oswa aplikasyon ki enpòtan pou misyon yo. Nenpòt espesifikasyon pèfòmans yo kwè yo dwe serye men yo pa verifye, ak Achtè dwe fè ak ranpli tout pèfòmans ak lòt tès nan pwodwi yo, pou kont li ak ansanm ak, oswa enstale nan, nenpòt pwodwi final. Achtè pa dwe konte sou okenn done ak espesifikasyon pèfòmans oswa paramèt Microsemi bay. Se responsablite Achtè a pou detèmine si nenpòt pwodwi yo konvnab poukont li epi teste ak verifye menm bagay la. Enfòmasyon Microsemi bay anba la a bay "jan yo ye a, kote yo ye" ak tout defo, epi tout risk ki asosye ak enfòmasyon sa yo se antyèman ak Achtè a. Microsemi pa bay okenn patant, lisans oswa okenn lòt dwa IP, klèman oswa anplis, kit li konsènan enfòmasyon sa yo oswa nenpòt ki bagay ki dekri nan enfòmasyon sa yo. Enfòmasyon yo bay nan dokiman sa a se pwopriyete Microsemi, epi Microsemi rezève dwa pou fè nenpòt chanjman nan enfòmasyon ki nan dokiman sa a oswa nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman.

Konsènan Microsemi
Microsemi, yon sipòtè totalman de Microchip Technology Inc. (Nasdaq: MCHP), ofri yon dosye konplè nan semi-conducteurs ak solisyon sistèm pou ayewospasyal ak defans, kominikasyon, sant done ak mache endistriyèl. Pwodwi yo gen ladan sikui entegre analòg melanje-siyal wo-pèfòmans ak radyasyon-di, FPGAs, SoCs ak ASICs; pwodwi jesyon pouvwa; distribisyon ak aparèy senkronizasyon ak solisyon tan egzak, mete estanda nan mond lan pou tan; aparèy pwosesis vwa; solisyon RF; eleman disrè; depo antrepriz ak solisyon kominikasyon, teknoloji sekirite ak évolutive anti-tamper pwodwi; solisyon Ethernet; Power-over-Ethernet ICs ak midspans; osi byen ke kapasite konsepsyon koutim ak sèvis yo. Aprann plis nan www.microsemi.com.

Istwa revizyon

Istwa revizyon an dekri chanjman ki te aplike nan dokiman an. Chanjman yo nan lis pa revizyon, kòmanse ak piblikasyon ki pi aktyèl la.

Revizyon 3.0
Sa ki anba la a se yon rezime chanjman ki fèt nan revizyon sa a.

• Te ajoute Apendis 2: Kouri Script TCL, paj 15.
• Mizajou Figi 2, paj 4.
• Mizajou Figi 3, paj 5.

Revizyon 2.0
Sa ki anba la a se yon rezime chanjman ki fèt nan revizyon sa a.

• Mete ajou dokiman an pou Libero SoC v12.2.
• Retire referans yo nan nimewo vèsyon Libero.

Revizyon 1.0
Premye piblikasyon dokiman sa a.

PolarFire FPGA Tanperati ak Voltage Capteur

Chak aparèy PolarFire ekipe ak yon Tanperati ak Voltage Capteur (TVS). TVS rapòte tanperati mouri ak voltage nan ray ekipman pou aparèy nan fòm dijital nan twal la FPGA.
TVS aplike lè l sèvi avèk yon ADC 4-chanèl epi yo bay enfòmasyon sou kanal la jan sa a:

• Chèn 0 – 1 V voltagekipman pou
• Chèn 1 – 1.8 V voltagekipman pou
• Chèn 2 – 2.5 V voltagekipman pou
• Chèn 3 - Tanperati mouri

TVS a bay yon valè kode 16-bit ki reprezante voltage oswa tanperati, ak nimewo chanèl korespondan. Tanperati a ak voltagEnfòmasyon yo tradui nan tanperati estanda ak voltage valè. Pou plis enfòmasyon, gade UG0753: PolarFire FPGA Security User Guide.
Demo sa a mete aksan sou karakteristik TVS PolarFire a lè l sèvi avèk yon aplikasyon ki baze sou UART (GUI). Konsepsyon Demo a kontinyèlman ponpe done ki soti nan chanèl TVS nan UART, ki parèt sou entèfas la. Konsepsyon Demo sa a montre tou kijan pou simulation karakteristik TVS aparèy PolarFire la.
Konsepsyon Demo a ka pwograme lè l sèvi avèk nenpòt nan opsyon sa yo:

• Sèvi ak travay la file: Pou pwograme aparèy la lè l sèvi avèk travay la file bay ansanm ak konsepsyon an files, gade Anèks 1: Pwogramasyon Aparèy la Sèvi ak FlashPro Express, paj 12.
• Sèvi ak Libero SoC: Pou pwograme aparèy la lè l sèvi avèk Libero SoC, gade Libero Design Flow, paj 8. Sèvi ak opsyon sa a lè yo modifye konsepsyon demo a.

Kondisyon konsepsyon
Tablo ki anba la a bay lis kondisyon pyès ki nan konpitè ak lojisyèl pou konsepsyon Demo sa a.

Nòt: Libero SmartDesign ak ekran konfigirasyon yo montre nan gid sa a se pou rezon ilistrasyon sèlman. Louvri konsepsyon Libero a pou wè dènye mizajou yo.

Prekondisyon
Anvan ou kòmanse:

1. Pou konsepsyon Demo filelyen telechaje a:
   http://soc.microsemi.com/download/rsc/?f=mpf_dg0852_df
2. Telechaje epi enstale Libero SoC (jan sa endike nan websit pou konsepsyon sa a) sou PC lame a soti nan kote sa a:
   https://www.microsemi.com/product-directory/design-resources/1750-libero-soc
   Dènye vèsyon ModelSim, Synplify Pro, ak chofè FTDI yo enkli nan pake enstalasyon Libero SoC.

Demo Design
Dyagram blòk an tèt nivo konsepsyon TVS yo montre nan figi sa a. Tout kat chanèl TVS yo pèmèt nan konsepsyon an kontwole tanperati a mouri ak voltage rails. Lojik twal la kaptire pwodiksyon chanèl TVS yo epi voye bay UART IF atravè CoreUART IP.

GUI a resevwa valè TVS ki gen bon konprann ak dekode jan sa dekri pou montre yo:
Tanperati mouri:
Valè pwodiksyon 16-bit chanèl tanperati yo reprezante an Kelvin epi yo ka dekode jan yo endike nan tablo ki anba la a. Pou egzanpample, valè pwodiksyon chanèl tanperati a nan 0x133B implique 307.56 Kelvin.

Voltage:
Done ki prezan sou VALÈ ak CHANNEL rezilta yo valab sèlman lè yo deklare pwodiksyon VALID la. Lè yon chanèl enfim pa deasserting korespondan chanèl pèmèt D', lè sa a, done chanèl ki prezan sou sorties yo pa valab menm si la sortie VALID. VoltagValè pwodiksyon 16-bit chanèl yo reprezante an milivolt (mV) epi yo ka dekode jan yo endike nan tablo ki anba la a. Pou egzanpample, vol latagE chanèl pwodiksyon valè de 0x385E implique 1803.75 mV.

Aplikasyon konsepsyon
Figi sa a montre aplikasyon konsepsyon lojisyèl Libero SoC konsepsyon Demo TVS la.
Figi 2 • TVS Demo Design

Konsepsyon nan nivo siperyè gen ladan eleman sa yo:

• TVS_IP_0 Macro
• Nwayo_UART_0
• TVS_to_UART_0 lojik
• clock_gen_0
• INIT_MONITOR_0 ak PF_RESET_0

TVS_IP_0 Macro
Figi sa a montre konfigirasyon koòdone TVS la.GUI a montre tanperati mouri a an degre Sèlsiyis lè li konvèti valè Kelvin yo. Valè Celsius = valè Kelvin - 273.15

TVS_to_UART_0
Lojik TVS a UART kaptire Tanperati a ak Voltage valè soti nan makro TVS la epi voye done yo nan Core_UART_0.

clock_gen_0
CCC se configuré pou jenere revèy 100 MHz.

Flow simulation
Modèl simulation TVS mete ajou rezilta yo nan macro TVS la baze sou lekti enstriksyon yo bay nan .mem la file oswa .txt file. La file non yo dwe pase nan modèl la simulation pou pwodiksyon TVS yo aktive. Paramèt yo itilize pou estoke .mem la file non yo rele "TVS_MEMFILE". Ajoute kòmandman vsim sa a pou pase file non. -gTVS_MEMFILE=”PATH_TO_FILE_RELATIVE_TO_SIMULATION_FOLDER”

MEM File Fòma
Fòma sa a nan file se nan hex:

.mem file gen tan simulation ki te swiv pa valè dijital (16-bit) kat chanèl ADC yo nan moman sa a. Yon valè obligatwa pou kanal la menm si li pa itilize. Valè a ka 0. Simulation a kòmanse ak tout pwodiksyon chanèl yo se 0. Modèl la ka repete plizyè fwa nan .mem la. file reflete plizyè valè nan pwodiksyon chanèl yo. Kontni mem file se limite a 256 liy.

Simulation konsepsyon an
Pwojè Libero a gen ladan yon banc tès pou simulation blòk TVS la. Bann tès la pran tout kat valè chanèl TVS yo lè l sèvi avèk CoreUART IP. Valè yo dijital pou kat chanèl yo pase nan .mem la file.

Anviwònman simulation
Pou pase mem la file pou simulation, fè etap sa yo:

1. Louvri anviwònman pwojè Libero SoC (Pwojè > Anviwònman Pwojè).
2. Chwazi kòmandman Vsim anba opsyon yo Simulation. Antre- gTVS_MEMFILE="tvs_values.mem" nan jaden Opsyon adisyonèl epi klike sou Save.

Yon sample tvs_values.mem yo bay nan katab la simulation. .mem file dwe disponib nan katab simulation pwojè Libero a. tvs_values.mem la file kaptire pwodiksyon dijital 16-bit blòk TVS la nan diferan moman.

Pou simulation konsepsyon an, fè etap sa yo:

1. Nan tab Design Flow, klike sou Simulation anba Verify Pre-Senthesis Design epi chwazi Open Interactively.
   Figi 5 • Design Flow—SimuleLè simulation fini, fenèt Vag la parèt jan yo montre nan figi sa a. Piske tout kat chanèl yo aktive, sikwi TVS bay valè kat chanèl yo nan yon moman bay nan pwodiksyon VALÈ a ansanm ak nimewo chanèl sou pwodiksyon CHANNEL la. Done ki prezan sou VALÈ ak CHANNEL rezilta yo valab sèlman lè yo deklare pwodiksyon VALID la. Obsève sa ki annapre yo nan rezilta simulation yo:
   • Apre kanal la aktive pou konvèsyon, blòk TVS la pran 390 mikrosgond pou konplete konvèsyon an.
   • Chak chanèl gen yon reta konvèsyon 410 mikrosgond.
   • Pousantaj konvèsyon an egal a 1920 mikrosgond, ki se menm ak pousantaj konvèsyon yo mete nan konfigirasyon TVS la.
   • Blòk TVS jenere valè pwodiksyon yo ki baze sou valè yo bay nan tvs_values.mem file.
     
2. Fèmen ModelSim Pro ME ak pwojè Libero a.

Libero Design Flow

Chapit sa a dekri koule konsepsyon Libero nan konsepsyon Demo a. Koule konsepsyon Libero a enplike etap sa yo:

• Sentèz
• Kote ak wout
• Verifye Distribisyon
• Jenere Bitstream
• Kouri PWOGRAM Aksyon
  Figi sa a montre opsyon sa yo nan tab la Design Flow.

Figi 7 • Opsyon koule Libero DesignSentèz
Pou fè sentèz konsepsyon an, fè etap sa yo:

1. Soti nan fenèt Design Flow la, double-klike sou sentèz.
   Lè sentèz la reyisi, yon mak vèt parèt jan yo montre nan Figi 7, paj 8.
2. Dwa-klike sou sentèz epi chwazi View Rapòte bay view rapò sentèz la ak boutèy demi lit files nan tab la Rapò.

Kote ak wout

1. Soti nan fenèt Design Flow la, double-klike sou Kote ak Route.
   Lè kote ak wout yo reyisi, yon mak vèt parèt jan yo montre nan Figi 7, paj 8.
2. Dwa-klike sou kote ak wout epi chwazi View Rapòte bay view rapò sou kote ak wout la ak boutèy demi lit files nan tab la Rapò.

Itilizasyon Resous
Tablo ki anba la a bay lis itilizasyon resous konsepsyon an apre kote ak wout. Valè sa yo ka varye yon ti kras pou diferan kouri Libero, anviwònman, ak valè grenn.

Verifye Distribisyon
Pou verifye tan, fè etap sa yo:

1. Soti nan fenèt Design Flow, double-klike sou Verify Timing.
2. Lè konsepsyon an satisfè egzijans distribisyon yo avèk siksè, yon mak vèt parèt jan yo montre nan Figi 7, paj 8.
3. Dwa-klike sou Verify Timing epi chwazi View Rapòte bay view rapò tan an verifye ak boutèy demi lit files nan tab la Rapò.

Jenere done etalaj FPGA
Pou jenere done etalaj FPGA, double-klike sou Jenere done etalaj FPGA nan fenèt Design Flow la.
Yon mak vèt parèt apre jenerasyon siksè done etalaj FPGA yo jan yo montre nan Figi 7, paj 8.

Jenere Bitstream
Pou jenere bitstream la, fè etap sa yo:

1. Double-klike sou Jenere Bitstream nan tab la Design Flow.
   Lè bitstream la gen siksè, yon mak vèt parèt jan yo montre nan Figi 7, paj 8.
2. Dwa-klike sou Jenere Bitstream epi chwazi View Rapòte bay view boutèy demi lit ki koresponn lan file nan tab la Rapò.

Kouri PWOGRAM Aksyon
Apre jenere bitstream la, aparèy PolarFire dwe pwograme. Pou pwograme aparèy PolarFire a, fè etap sa yo:

1. Asire w ke Anviwònman Jumper sa yo mete sou tablo a.
2. Konekte kab ekipman pou pouvwa a nan konektè J9 sou tablo a.
3. Konekte kab USB ki soti nan PC Host a J5 (pò FTDI) sou tablo a.
4.  Pouvwa sou tablo a lè l sèvi avèk switch la glise SW3.
5. Double-klike sou Kouri PWOGRAM Aksyon nan tab la Libero > Design Flow.
   Lè yo pwograme aparèy la avèk siksè, yon mak vèt parèt jan yo montre Figi 7, paj 8.

Kouri Demo a

Chapit sa a dekri kijan pou enstale epi itilize Entèfas Itilizatè Grafik (GUI) pou kouri demo TVS la. Aplikasyon demonstrasyon PolarFire TVS la se yon senp entèfas ki kouri sou PC lame a pou kominike ak Aparèy PolarFire la.
Pou enstale entèfas, fè etap sa yo:

1. Ekstrè sa ki nan mpf_dg0852_df.rar la file. Soti nan katab la mpf_dg0852_df\GUI\TVS_Monitor_GUI_Installer, double-klike sou setup.exe la. file.
2. Swiv enstriksyon ki parèt sou sòsye enstalasyon an.
   Apre enstalasyon siksè, TVS_Monitor_GUI parèt sou meni Start nan Desktop PC lame a.

Pou kouri demo TVS la, fè etap sa yo:

1. Soti nan meni Kòmanse a, klike sou TVS_Monitor_GUI pou lanse aplikasyon an. Asire ke tablo a konekte epi yo chwazi Dosye Log ki apwopriye yo.
2. Klike sou Konekte. Sou koneksyon siksè, entèfas a montre tanperati a ak voltage valè. Log file se kreye ak tan stamp nan la file non nan kote Dosye Log la.
   Pa default, Log Folder lonje dwèt sou 'SipòFiles' nan anyè enstalasyon an. Itilizatè a ka modifye kote Dosye Log anvan konekte ak tablo a.
   Nòt: Asire ke Dosye Log la se pa yon kote sistèm restriksyon. Nan ka sa a, itilizatè a oblije lanse entèfas ak privilèj admin (klike sou dwa epi kouri kòm admin).
3. Limit Upper, Lower Limit, ak varyasyon minimòm pou konekte pou chak nan chanèl yo configurable nan setup.ini la. file. Valè chanèl yo konekte nan jounal la file si gen yon varyasyon ki depase valè 'min var' yo espesifye nan setup.ini la file.
   Figi sa a montre tanperati estanda ak voltage valè kanal 0 (1.05 V). Konplo a koresponn ak valè yo nan Chèn 0. Menm jan an tou, chwazi lòt chanèl yo ak view valè korespondan yo ak trase yo.
   Figi 8 • Chwazi Pò COM ak Konekte—Chanèl 0 Remak: GUI a mete ajou valè chanèl TVS yo ak reta ki te antre nan jaden Reta (ms).

Anèks 1: Pwogramasyon Aparèy la Sèvi ak FlashPro Express

Seksyon sa a dekri kijan pou pwograme aparèy PolarFire ak pwogramasyon .job la file lè l sèvi avèk FlashPro Express. Travay la file ki disponib nan konsepsyon sa a fileKote dosye s:
mpf_dg0852_df\Programming_Job
Pou pwograme aparèy la, fè etap sa yo:

1. Asire w ke paramèt kavalye yo sou tablo a se menm jan ak ki nan Tablo 5, paj 10.
   Nòt: Chanjman ekipman pou pouvwa a dwe etenn pandan w ap fè koneksyon kavalye yo. v
2. Konekte kab ekipman pou pouvwa a nan konektè J9 sou tablo a.
3. Konekte kab USB ki soti nan PC Host la nan J5 (pò FTDI) sou tablo a.
4. Pouvwa sou tablo a lè l sèvi avèk switch la glise SW3.
5. Sou PC lame a, lanse lojisyèl FlashPro Express la.
6. Klike sou Nouvo oswa chwazi Nouvo Pwojè Travay nan FlashPro Express Job nan meni Pwojè pou kreye yon nouvo pwojè travay, jan yo montre nan figi sa a.
7. Antre sa ki annapre yo nan bwat dyalòg New Job Project soti nan FlashPro Express Job:
   • Travay pwogramasyon file: Klike sou Browse, ale nan kote .job la file sitiye, epi chwazi la file. Kote defo a se: \mpf_dg0852_df\Programming_Job.
   • FlashPro Express pozisyon pwojè travay: Klike sou Browse epi navige nan kote ou vle sove pwojè a.
     Figi 10 • Nouvo Pwojè Travay ki soti nan FlashPro Express Job
8. Klike sou OK. Pwogramasyon ki nesesè yo file se chwazi ak pare yo dwe pwograme nan aparèy la.
9. Fenèt FlashPro Express la parèt jan yo montre nan figi sa a. Konfime ke yon nimewo pwogramè parèt nan jaden an pwogramè. Si li pa fè sa, konfime koneksyon tablo yo epi klike sou Refresh/Rescan Programmers.
   Figi 11 • Pwogramasyon Aparèy la
10. Klike sou RUN pou pwograme aparèy la. Lè aparèy la pwograme avèk siksè, yon estati RUN PASSED parèt jan yo montre nan figi sa a. Gade Egzekisyon Demo a, paj 11 pou kouri Demo TVS la.
11. Fèmen FlashPro Express oswa nan tab Pwojè a, klike sou Sòti.

Apendis 2: Kouri TCL Script la

Scripts TCL yo bay nan konsepsyon an fileKatab s anba anyè TCL_Scripts. Si sa nesesè, koule konsepsyon an ka repwodui soti nan Aplikasyon Design jiska jenerasyon travay file.
Pou kouri TCL a, swiv etap ki anba yo:

1. Lanse lojisyèl Libero a
2. Chwazi Pwojè> Egzekite Script....
3. Klike sou Browse epi chwazi script.tcl nan anyè TCL_Scripts ki telechaje a.
4. Klike sou Kouri.
   Apre ekzekisyon siksè nan script TCL, pwojè Libero kreye nan anyè TCL_Scripts.
   Pou plis enfòmasyon sou scripts TCL, al gade nan mpf_dg0852_df/TCL_Scripts/readme.txt.
   Gade Gid Referans Kòmandman Libero® SoC TCL pou plis detay sou kòmandman TCL. Kontakte sipò teknik pou nenpòt kesyon ou rankontre lè w ap kouri script TCL la

Dokiman / Resous

Microsemi DG0852 PolarFire FPGA Tanperati ak Voltage Capteur [pdfGid Itilizatè DG0852 PolarFire FPGA Tanperati ak Voltage Capteur, DG0852, PolarFire FPGA Tanperati ak Voltage Capteur, PolarFire FPGA, Tanperati ak Voltage Sensor, Voltage Capteur, Capteur

Referans

• Manyèl itilizatè