UG-20040 Arria 10 ak Intel Cyclone 10 Avalon Memory-Mapped Entèfas pou PCIe

Gid Quick Start

Intel® Arria® 10 oswa Intel Cyclone® 10 GX Hard IP pou PCI Express* IP nwayo gen ladan yon konsepsyon I/O pwograme (PIO) ansyen.ample pou ede w konprann itilizasyon. PIO ansyenample transfere done ki sòti nan yon processeur lame nan yon aparèy sib. Li apwopriye pou aplikasyon pou ba-lajè. Konsepsyon an ansyenample gen ladann yon pon Avalon-ST rive AvalonMM. Eleman sa a tradui TLP yo resevwa sou lyen PCIe* a nan memwa AvalonMM li ak ekri nan memwa sou chip la.

Sa a konsepsyon ansyenample otomatikman kreye a files nesesè pou simulation ak konpile nan lojisyèl Quartus® Prime. Ou ka telechaje konsepsyon konpile a nan Intel Arria 10 GX FPGA Development Kit la. Konsepsyon an ansyenamples kouvri yon pakèt paramèt. Sepandan, konsepsyon an otomatikman pwodwi eksamples pa kouvri tout paramètrizasyon posib nan PCIe IP Nwayo a. Si ou chwazi yon seri paramèt ki pa sipòte, jenerasyon echwe epi bay yon mesaj erè.

Anplis de sa, anpil konsepsyon estatik ansyenampchi yo pou simulation yo disponib sèlman nan /ip/altera/altera_pcie/altera_pcie_a10_ed/ ansyenample_design/a10 ak /ip/altera/altera_pcie/ altera_pcie_a10_ed/example_design/c10 répertoires.

Estrikti Anyè

Konpozan konsepsyon pou pwen final Avalon®-MM

Jenere konsepsyon an

1. Lanse Platform Designer.
   • Si ou genyen yon .qsys ki egziste deja file nan anyè ou a, bwat dyalòg Open System la parèt. Klike sou Nouvo pou presize yon non pwojè Quartus Prime ak non varyasyon IP koutim pou konsepsyon ou. Lè sa a, klike sou Kreye.
   • Si se pa sa, yon nouvo pwojè otomatikman kreye. Sove li anvan ou ale nan pwochen etap la.
2. Nan Katalòg IP, lokalize epi chwazi Intel Arria 10/Cyclone 10 Hard IP pou PCI Express. Editè paramèt la parèt.
3. Sou la Onglet Paramèt IP, presize paramèt yo pou varyasyon IP ou a.
4. Nan panèl Koneksyon an, fè koneksyon enbesil sa a: rxm_bar0 ak koòdone esklav txs.
   Platform Designer detèmine gwosè mèt Avalon®-MM BAR apati koneksyon li ak yon aparèy esklav Avalon-MM. Lè ou jenere ansyen anample konsepsyon, koneksyon sa a retire.
5. Retire konpozan clock_in ak reset_in ki te enstansye pa default.
6. Sou la Example Design tab, la PIO konsepsyon ki disponib pou I ou
7. Pou Example Design Files, chwazi a Simulation epi Sentèz
8. Pou Jenere fòma HDL, sèlman Verilog i
9. Pou Twous Devlopman Sib, chwazi a Intel Arria 10 GX FPGA Devlopman Twous Kounye a, pa gen okenn opsyon pou chwazi yon Intel Cyclone 10 GX Devlopman Twous lè jenere yon ansyenample konsepsyon
10. Klike sou Jenere Egzample Design. Lojisyèl la jenere tout files nesesè pou kouri simulation ak tès pyès ki nan konpitè sou la Intel Arria 10 FPGA Devlopman Twous.

Simulation konsepsyon an

1. Chanje nan anyè simulation testbench la.
2. Kouri script simulation pou similatè ou chwazi a. Gade nan tablo ki anba a.
3. Analize rezilta yo.

Tablo 1. Etap pou kouri simulation

Similatè	Anyè travay	Enstriksyon yo
ModelSim*	<example_design>/ pcie_example_design_tb/ pcie_example_design_tb/sim/mentor/	Envoke vsim fè msim_setup.tcl ld_debug kouri -tout Yon simulation siksè fini ak mesaj sa a, "Simulasyon sispann akòz siksè fini!"
VCS*	<example_design>/ pcie_example_design_tb/ pcie_example_design_tb/sim/ synopsys/vcs	sh vcs_setup.sh USER_DEFINED_SIM_OPTIONS="" Yon simulation siksè fini ak mesaj sa a, "Simulasyon sispann akòz siksè fini!"
NCSim*	<example_design>/ pcie_example_design_tb/ pcie_example_design_tb/sim/cadence	sh ncsim_setup.sh USER_DEFINED_SIM_OPTIONS="" Yon simulation siksè fini ak mesaj sa a, "Simulasyon sispann akòz siksè fini!"
Xcelium * Paralèl similatè	<example_design>/ pcie_example_design_tb/ pcie_example_design_tb/sim/xcelium	sh xcelium_setup.sh USER_DEFINED_SIM_OPTIONS="" USER_DEFINED_ELAB_OPTIONS="-NOWARN\ CSINFI" Yon simulation siksè fini ak mesaj sa a, "Simulasyon sispann akòz siksè fini!"

Konpile ak tès konsepsyon an nan pyès ki nan konpitè

Aplikasyon lojisyèl pou teste PCI Express Design Example sou Intel Arria 10 GX FPGA Development Kit la disponib sou tou de 32- ak 64-bit Windows 7 platfòm. Pwogram sa a fè travay sa yo:

1. Enprime Espas Konfigirasyon an, vitès liy liy lan, ak lajè liy liy lan.
2. Ekri 0x00000000 nan BAR espesifye nan konpanse 0x00000000 pou inisyalize memwa a epi li li tounen.
3. Ekri 0xABCD1234 nan konpanse 0x00000000 BAR espesifye a. Li li tounen epi konpare.

Si yo reyisi, pwogram tès la montre mesaj 'PASSED'.
Swiv etap sa yo pou konpile konsepsyon ansyen anample nan lojisyèl Quartus Prime la:

1. Lanse lojisyèl Quartus Prime a epi louvri pcie_ex laample_design.qpf file pou ansyen anample konsepsyon ki te kreye pi wo a.
2. Sou la Pwosesis > meni, chwazi Kòmanse konpilasyon.
   Kontrent tan yo pou konsepsyon an eksample ak eleman konsepsyon yo otomatikman chaje pandan konpilasyon.

Swiv etap sa yo pou teste konsepsyon ansyen anample nan pyès ki nan konpitè:

1. Nan anyè /software/windows/interop, dekonprime Altera_PCIe_Interop_Test.zip.
   Nòt: Ou ka refere tou nan readme_Altera_PCIe_interop_Test.txt file nan menm anyè sa a pou enstriksyon sou kouri tès pyès ki nan konpitè.
2. Enstale Intel FPGA Windows Demo Driver pou PCIe sou machin lame Windows la, lè l sèvi avèk altera_pcie_win_driver.inf.
   Nòt: Si ou te modifye idantite machann (0x1172) oswa ID aparèy (0x0000) ki espesifye nan entèfas editè paramèt eleman, ou dwe modifye yo tou nan altera_pcie_win_driver.inf.
   a. Nanample_design> anyè, lanse lojisyèl Quartus Prime ak konpile konsepsyon an (Pwosesis > Kòmanse konpilasyon).
   b. Konekte tablo devlopman an ak lame a
   c.  Konfigirasyon FPGA sou tablo devlopman lè l sèvi avèk .sof ki te pwodwi a file (Zouti > Pwogramè).
   d. Louvri Manadjè Aparèy Windows epi tcheke pou pyès ki nan konpitè
   e. Chwazi Intel FPGA ki nan lis la kòm yon aparèy PCI enkoni epi montre chofè ki apwopriye 32 oswa 64-bit (enf) nan la Windows_driver anyè.
   f. Apre chofè a chaje avèk siksè, yon nouvo aparèy yo te rele Altera PCI API Device parèt nan Aparèy Windows la
   g. Detèmine nimewo otobis la, aparèy, ak fonksyon pou la Altera PCI API Device ki nan lis nan Aparèy Windows la
   mwen. Elaji tab la, Altera PCI API Driver anba a
   ii. Dwa klike sou Altera PCI API Device epi chwazi Pwopriyete.
   iii.Note nimewo bis la, aparèy, ak fonksyon pou aparèy la. Figi sa a montre yon egzanpample
   
3. Nan /software/windows/interop/Altera_PCIe_Interop_Test/Interop_software anyè, klike sou Alt_Test.exe.
4. Lè yo mande w, tape nimewo otobis la, aparèy ak fonksyon epi chwazi nimewo BAR (0-5) ou espesifye lè w paramèt nwayo IP la. Nòt: Nimewo otobis, aparèy, ak fonksyon pou konfigirasyon pyès ki nan konpitè ou ka diferan.
5. Tès la montre mesaj la, PASE, si tès la reyisi.

Nòt: Pou plis detay sou etap adisyonèl aplikasyon konsepsyon tankou fè devwa pin ak ajoute kontrent tan, al gade nan chapit Enplemantasyon konsepsyon an.

Enfòmasyon ki gen rapò
Intel Arria 10 GX FPGA Devlopman Twous

Design Example Deskripsyon

Kreye yon siyal Tap Debug File Koresponn ak yerachi konsepsyon ou

Pou aparèy Intel Arria 10 ak Intel Cyclone 10 GX, lojisyèl Intel Quartus Prime jenere de files, build_stp.tcl ak .xml. Ou ka sèvi ak sa yo files pou jenere yon Tap siyal file ak pwen ankèt ki matche yerachi konsepsyon ou.

Lojisyèl Intel Quartus Prime la estoke sa yo files nan / synth/debug/stp/ anyè.

Fè sentèz konsepsyon ou lè l sèvi avèk lojisyèl Intel Quartus Prime la.

1. Pou ouvri konsole Tcl la, klike sou View ➤ Windows sèvis piblik ➤ Tcl konsole.
2. Tape lòd sa a nan konsole Tcl la: sous <Anyè debaz IP>/synth/debug/stp/build_stp.tcl
3. Pou jenere STP la file, tape lòd sa a: main -stp_file <output stp file non>.stp -xml_file <input xml_file non>.xml -mode bati
4. Pou ajoute Tap siyal sa a file (.stp) nan pwojè ou a, chwazi Pwojè ➤ Ajoute/Retire Files nan Pwojè. Lè sa a, konpile ou
5. Pou pwograme FPGA a, klike sou Zouti ➤ Pwogramè.
6. Pou kòmanse siyal Tap Logic Analyzer, klike sou Quartus Prime ➤ Zouti ➤ Siyal Tap lojik Analyzer.
   Script jenerasyon lojisyèl an pa ka mete revèy akizisyon Signal Tap la file non>.stp. Kontinwe, lojisyèl Intel Quartus Prime otomatikman kreye yon peny revèy ki rele auto_stp_external_clock. Ou ka bezwen manyèlman ranplase siyal revèy ki apwopriye a kòm Signal Tap sampling revèy pou chak enstans STP
7. Rekonpile yo
8. Pou obsève eta nwayo IP ou a, klike sou Kouri analiz.
   Ou ka wè siyal oswa siyal Tap Siyal ki wouj, ki endike yo pa disponib nan konsepsyon ou a. Nan pifò ka yo, ou ka san danje inyore siyal ak ka sa yo. Yo prezan paske lojisyèl jenere otobis pi laj ak kèk ka konsepsyon ou a pa enkli.

Intel Arria 10 Devlopman Twous Conduit Interface

Intel Arria 10 Development Kit Siyal koòdone konduit yo se siyal opsyonèl ki pèmèt ou konekte konsepsyon ou a Intel Arria 10 FPGA Development Kit. Pèmèt koòdone sa a lè w chwazi Pèmèt koneksyon Intel Arria 10 FPGA Development Kit sou la Opsyon Konfigirasyon, Debug ak Ekstansyon onglet nan entèfas konpozan an. Pò pwodiksyon devkit_status la gen ladan siyal itil pou debogaj.

Tablo 2. Intel Arria 10 Development Kit Conduit Entèfas la

Non siyal	Direksyon	Deskripsyon
devkit_status[255:0]	Sòti	Otobis devkit_status[255:0] genyen siyal estati sa yo: devkit_status[1:0]: aktyèl_vitès devkit_status[2]: derr_cor_ext_rcv devkit_status[3]: derr_cor_ext_rpl devkit_status[4]: derr_err devkit_status[5]: rx_par_err devkit_status[7:6]: tx_par_er devkit_status[8]: cfg_par_er devkit_status[9]: dlup devkit_status[10]: dlup_exit devkit_status[11]: ev128ns devkit_status[12]: ev1us devkit_status[13]: hotrst_exit devkit_status[17:14]: int_status[3:0] devkit_status[18]: l2_exit devkit_status[22:19]: lane_act[3:0] devkit_status[27:23]: ltssmstate[4:0] devkit_status[35:28]: ko_cpl_spc_header[7:0] devkit_status[47:36]: ko_cpl_spc_data[11:0] devkit_status[48]: rxfc_cplbuf_ov devkit_status[49]: reset_status devkit_status[255:50]: rezève
devkit_ctrl[255:0]	Antre	Otobis devkit_ctrl[255:0] genyen siyal estati sa yo. Ou ka opsyonèlman konekte broch sa yo nan yon switch sou tablo pou tès konfòmite PCI-SIG, tankou tès konfòmite kontoune. devkit_ctrl[0]:test_in[0] anjeneral mete sou 1'b0 devkit_ctrl[4:1]:test_in[4:1] anjeneral mete sou 4'b0100 devkit_ctrl[6:5]:test_in[6:5] anjeneral mete sou 2'b0 devkit_ctrl[31:7]:test_in[31:7] anjeneral mete sou 25'h3 devkit_ctrl[63:32]:se nòmalman mete sou 32'b0 devkit_ctrl[255:64]:se nòmalman mete sou 192'b0

A. Istwa revizyon dokiman pou Intel Arria 10 ak Intel Cyclone 10 GX Avalon memwa-map Hard IP pou PCIe Design Example Gid itilizatè

Dat	Version	Chanjman ki fèt
2022.01.13	17.1	Te ajoute klarifikasyon ke aplikasyon an lojisyèl teste konsepsyon an example disponib sou platfòm Windows 7.
2017.11.06	17.1	Te fè chanjman sa yo: Te ajoute sipò pou aparèy Intel Cyclone 10 GX. Te ajoute eksplikasyon pou koneksyon enbesil yo te fè nan Jenere konsepsyon an sijè.
2017.03.15	16.1.1	Rebranded kòm Intel.
2016.10.31	16.1	Premye lage.

Dokiman / Resous

Intel UG-20040 Arria 10 ak Intel Cyclone 10 Avalon Memory-Mapped Interface pou PCIe [pdfGid Itilizatè UG-20040 Arria 10 ak Intel Cyclone 10 Avalon Memory-Mapped Entèfas pou PCIe, UG-20040, Arria 10 ak Intel Cyclone 10 Avalon Memory-Mapped Entèfas pou PCIe

Referans

• Manyèl itilizatè