Gid Migrasyon Intel soti nan Arria 10 rive nan Stratix 10 pou 10G Ethernet Subsystem
Gid Migrasyon soti nan Intel® Arria® 10 a Intel® Stratix® 10 pou 10G Ethernet Subsystem
Low Latency (LL) Ethernet 10G (10GbE) Media Access Controller (MAC) Intel® FPGA IP debaz la gen ladan Intel Stratix® 10 ak Intel Arria® 10 konsepsyon ansyen.amples ki konfòme ak espesifikasyon IEEE 802.3-2008. Koòdone ant Intel Stratix 10 LL 10GbE MAC Intel FPGA IP nwayo ak koòdone fizik (PHY) IP nwayo yo diferan konpare ak Intel Arria 10 LL 10GbE MAC Intel FPGA IP nwayo ak nwayo PHY IP.
Gid migrasyon sa yo fèt pou moun ki abitye ak Intel Arria 10 LL 10GbE MAC Intel FPGA IP nwayo. Sèvi ak direktiv migrasyon sa yo si ou vle imigre konsepsyon Intel Arria 10 LL 10GbE MAC ou pou itilize aparèy Intel Stratix 10.
Sistèm Intel Stratix 10 LL 10GbE MAC
Konparezon ant Intel Stratix 10 ak Intel Arria 10 Design Examples pou LL 10GbE MAC Intel FPGA IP Nwayo
| Design Example | MAC Variant | PHY | Twous Devlopman | Intel Arria 10 | Intel Stratix 10 |
| 10GBASE-R
Ethernet |
10G | Native PHY (Sipòte L/H-mosaïque Native PHY pou Intel Stratix 10) | Intel Arria 10/ Intel Stratix 10 GX transceiver siyal entegrite | Wi | Wi |
| 1G/2.5G Ethernet ak 1588 | 1G/2.5G | 1G/2.5G/5G/10G
Multi-pousantaj Ethernet PHY |
Intel Arria 10/ Intel Stratix 10 GX transceiver siyal entegrite | Wi | Wi |
| 1G/2.5G/10G
Ethernet |
1G/2.5G/10G | 1G/2.5G/5G/10G
Multi-pousantaj Ethernet PHY |
Intel Arria 10/ Intel Stratix 10 GX transceiver siyal entegrite | Wi | Wi |
| 10GBASE-R
Anrejistre mòd Ethernet |
10G | PHY natif natal | Intel Arria 10 GX transceiver siyal entegrite | Wi | Pa disponib |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA | Wi | Pa disponib |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE ak 10GBASE-KR PHY | Intel Arria 10 GX transceiver siyal entegrite | Wi | Pa disponib |
| kontinye. | |||||
Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
Lòt non ak mak yo ka reklame kòm pwopriyete lòt moun.
| Design Example | MAC Variant | PHY | Twous Devlopman | Intel Arria 10 | Intel Stratix 10 |
| 1G/10G Ethernet ak 1588 | 1G/10G | 1G/10GbE ak 10GBASE-KR PHY | Intel Arria 10 GX transceiver siyal entegrite | Wi | Pa disponib |
| 10M /
100M/1G/10G Ethernet |
10M /
100M/1G/10G |
1G/10GbE ak 10GBASE-KR PHY | Intel Arria 10 GX transceiver siyal entegrite | Wi | Pa disponib |
| 10M /
100M/1G/10G Ethernet ak 1588 |
10M /
100M/1G/10G |
1G/10GbE ak 10GBASE-KR PHY | Intel Arria 10 GX transceiver siyal entegrite | Wi | Pa disponib |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G
Multi-pousantaj Ethernet PHY |
Intel Arria 10 GX transceiver siyal entegrite | Wi | Pa disponib |
| 10G USXGMII
Ethernet |
1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G
Multi-pousantaj Ethernet PHY |
Intel Arria 10 GX transceiver siyal entegrite | Wi | Pa disponib |
Nòt:
Ou ka jwenn aksè nan konsepsyon ki nan lis la egzanpamples atravè editè paramèt LL 10GbE MAC nan lojisyèl Intel Quartus® Prime Pro Edition.
Enfòmasyon ki gen rapò
- Ba Latansi Ethernet 10G MAC Gid Itilizatè
- Intel Stratix 10 Low Latency Ethernet 10G MAC Design Example Gid itilizatè
- Intel Stratix 10 L- ak H-Tile Transceiver PHY Gid itilizatè
Konfigirasyon ki sipòte pou Intel Stratix 10 ak Intel Arria 10 LL 10GbE MAC Designs
Tablo sa a bay lis tout konfigirasyon IP Ethernet Intel Stratix 10 ak Intel Arria 10 posib.
Konfigirasyon ki sipòte pou Intel Arria 10 ak Intel Stratix 10 Ethernet IP Konfigirasyon
| Nwayo IP | Intel Arria 10 | Intel Stratix 10 | |
| LL 10GbE MAC | Vitès | • 10G | |
| • 1G/10G | |||
| • 10M/100M/1G/10G | |||
| • 1G/2.5G | |||
| • 1G/2.5G/10G | |||
| • 1G/2.5G/5G/10G (USXGMII koòdone) | |||
| • 10M/100M/1G/2.5G | |||
| • 10M/100M/1G/2.5G/10G | |||
| IEEE 1588v2 karakteristik | • 10G | • 10G | |
| • 1G/10G | • 1G/10G | ||
| • 10M/100M/1G/10G | • 10M/100M/1G/10G | ||
| • 1G/2.5G | • 1G/2.5G | ||
| • 1G/2.5G/10G | |||
| kontinye. | |||
| Nwayo IP | Intel Arria 10 | Intel Stratix 10 | |
| 1G/2.5G/5G/10G Multi-pousantaj Ethernet PHY | Vitès | • 2.5G
• 1G/2.5G • 1G/2.5G/10G (MGBASE-T PHY) • 1G/2.5G/5G/10G (USXGMII koòdone/NBASE-T PHY) |
|
| IEEE 1588v2 karakteristik | • 2.5G
• 1G/2.5G |
• 2.5G
• 1G/2.5G • 1G/2.5G/10G Pa sipòte pou mòd SGMII aktive. |
|
| SGMII mòd | Pa disponib | • 1G/2.5G
• 1G/2.5G/10G |
|
| XAUI PHY | Disponib | Pa disponib | |
| Intel Stratix 10 L-mosaïque/H-mosaïque Transceiver natif natal PHY | Pa disponib | Prereglaj sipòte:
• 10GBASE-R • 10GBASE-R 1588 • 10GBASE-R Ba Latansi • 10GBASE-R ak KR FEC |
|
| Intel Arria 10 Transceiver Native PHY | Prereglaj sipòte:
• 10GBASE-R • 10GBASE-R mòd anrejistreman • 10GBASE-R Ba Latansi • 10GBASE-R ak KR FEC |
Pa disponib | |
| Intel Arria 10 1G/10GbE ak 10GBASE-KR PHY | Disponib | Pa disponib | |
| Intel Stratix 10 10GBASE-KR PHY | Pa disponib | Disponib | |
Revèy ak Reyajiste enfrastrikti
Intel Stratix 10 LL 10GbE MAC ak Intel Stratix 10 transceiver natif natal PHY Nwayo IP
Ou ka configured Intel Stratix 10 Transceiver Native PHY IP nwayo a pou aplike 10GBASE-R PHY ak kouch fizik espesifik Ethernet ki kouri nan pousantaj done 10.3125 Gbps jan sa defini nan Clause 49 nan spesifikasyon IEEE 802.3-2008. Konfigirasyon sa a bay yon XGMII pou LL 10GbE MAC Intel FPGA debaz IP epi li aplike yon sèl-chanèl 10.3125Gbps PHY pou yon koneksyon dirèk nan yon ti fòm-faktè pluggable plis (SFP +) modil optik lè l sèvi avèk ti fòm-faktè koòdone (SFI) elektrik. spesifikasyon.
Figi sa a montre migrasyon soti nan yon konsepsyon Intel Arria 10 nan yon konsepsyon Intel Stratix 10.
Chòk ak Reset Scheme pou LL 10GbE MAC ak Intel Stratix 10 Transceiver natif natal PHY nan 10GBASE-R Design Example Entèfas
Enfòmasyon ki gen rapò
AN795: Enplemantasyon Gid pou 10G Ethernet Subsystem Sèvi ak latansi ba 10G MAC IP Nwayo nan aparèy Arria 10
Intel Stratix 10 LL 10GbE MAC ak Intel Stratix 10 1G/2.5G/5G/10G Multi-pousantaj Ethernet PHY Intel FPGA IP Cores
1G/2.5G/5G/10G Multi-pousantaj Ethernet PHY Intel FPGA debaz IP pou aparèy Intel Stratix 10 bay GMII ak XGMII nan nwayo IP LL 10GbE MAC Intel FPGA. Nwayo IP 1G/ 2.5G/5G/10G Multi-pousantaj Ethernet PHY aplike yon sèl chanèl 1G/2.5G/5G/10Gbps seri PHY. Konsepsyon an bay yon koneksyon dirèk ak 1G / 2.5GbE modil SFP + pluggable vitès, MGBASE-T kòb kwiv mete aparèy PHY ekstèn, oswa koòdone chip-a-chip. Nwayo IP sa yo sipòte pousantaj done reconfigurable.
Figi sa a montre migrasyon an soti nan yon konsepsyon Intel Arria 10 nan yon konsepsyon Intel Stratix 10.
Chòk ak Reyajiste Scheme pou LL 10GbE MAC ak 1G/2.5G/5G/10G Multi-pousantaj Ethernet PHY Design Example (1G/2.5G/10G Mode) pou Intel Stratix 10 Deviecs
Figi sa a montre dènye konplo revèy ak reset Ethernet 1G/2.5G ak konsepsyon karakteristik IEEE 1588v2 ansyen.ample vize sou aparèy Intel Stratix 10. Gen diferans ki genyen ant solisyon sa a ak vèsyon an ki te prezante nan aparèy Intel Arria 10 yo. Modifikasyon nesesè lè w ap migrasyon konsepsyon soti nan aparèy Intel Arria 10 yo nan aparèy Intel Stratix 10 yo.
Chòk ak Reyajiste Scheme pou LL 10GbE MAC ak 1G/2.5G/5G/10G Multi-pousantaj Ethernet PHY Design Example (1G/2.5G Mode ak IEEE 1588v2 Feature) pou Intel Stratix 10 Aparèy
Yon nouvo pò revèy D 'latency_sclk disponib nan aparèy Intel Stratix 10. Pò sa a disponib lè ou aktive paramèt Enable latency measurement ports nan Intel Stratix 10 L/H-Tile Transceiver Native PHY IP core oswa paramèt Enable IEEE 1588 Precision Time Protocol nan 1G/2.5G/5G/10G Multi-. pousantaj Ethernet PHY Intel FPGA IP nwayo. Pò sa a obligatwa pou modèl mezi latansi detèminist pou aparèy Intel Stratix 10. Pou plis enfòmasyon, al gade nan chapit Modèl Itilizasyon Latansi Detèminist nan Gid Itilizatè Intel Stratix 10 L/H-Tile Transceiver PHY.
Pou konekte yon I/O faz bloke bouk (IOPLL), ajoute yon Intel Stratix 10 Clock Control (stratix10_clkctrl) IP ki soti nan Katalòg IP. IOPLL a bay de sampling revèy nan konsepsyon sa a: 53.33 MHz pou mòd 2.5G ak 80 MHz pou mòd 1G.
Figi sa a montre detay koneksyon ki baze sou konsepsyon Ethernet 1G/2.5G.
Dyagram koneksyon pou 1G/2.5G Ethernet ak konsepsyon 1588 pou aparèy Intel Stratix 10
Ou dwe asire ke pò inclk0x konekte ak 2.5G sampling revèy ak pò a inclk1x konekte ak 1G sampling revèy. Pò revèy pwodiksyon kontwòl revèy la vin pò latency_sclk. Pou migrasyon konsepsyon soti nan aparèy Intel Arria 10 yo nan aparèy Intel Stratix 10 yo, ou ka reitilize koneksyon ki sanble ant blòk reconfiguration 1G/2.5G ak kontwolè reset transceiver la.
Enfòmasyon ki gen rapò
- Intel Stratix 10 L- ak H-Tile Transceiver PHY Gid itilizatè
- AN795: Enplimantasyon Gid pou 10G Ethernet Subsystem Sèvi ak latansi ba 10G MAC IP Nwayo nan aparèy Arria 10
- Gid itilizatè Intel Stratix 10 Clocking ak PLL
Kat Enskri IP
Nwayo IP LL 10GbE MAC Intel FPGA pou aparèy Intel Stratix 10 itilize menm kat rejis la kòm nwayo LL 10GbE MAC Intel FPGA IP pou aparèy Intel Arria 10. Multi-rate Ethernet PHY ak 10GBASE-R PHY prereglaj yo itilize tou menm kat rejis la pou tou de Intel Stratix 10 ak Intel Arria 10 desen. Nwayo LL 10GbE MAC Intel FPGA IP pou aparèy Intel Stratix 10 toujou sipòte konpatibilite bak ak 10GbE IP ak adaptè 64-bit Avalon Memory-Mapped (MM).
Enfòmasyon ki gen rapò
Ba Latansi Ethernet 10G MAC Itilizatè Gid.
Siyal Koneksyon Diferans ant Intel Stratix 10 ak Intel Arria 10 Ethernet Design Examples
Pou LL 10GbE MAC Intel FPGA IP nwayo, pa gen okenn nouvo siyal prezante pou aparèy Intel Stratix 10. Gen nouvo siyal estati asynchrone reset prezante nan Intel Stratix 10 L/H-Tile Transceiver Native PHY IP Core. Diferans yo aplike nan tout nwayo Ethernet PHY IP, ki gen ladan tout varyant 1G/2.5G/5G/10G milti-pousantaj Ethernet PHY Intel FPGA IP nwayo ak 10GBASE-R PHY Intel FPGA IP nwayo.
Diferans siyal entèfas ant Intel Stratix 10 L/H-Tile Transceiver natif natal PHY/Multi-rate Ethernet PHY ak Intel Arria 10 Transceiver natif natal PHY/Multi-rate Ethernet PHY
Nòt: = Kantite liy yo.
| Intel Stratix 10 siyal entèfas | Intel Arria 10 siyal entèfas | Kòmantè |
| tx_analogreset_stat[ -1
:0] |
Pa disponib | Pò estati reset sa yo fèk prezante nan aparèy Intel Stratix 10 sèlman.
Konekte ak siyal ki koresponn lan nan nwayo IP Reset Controller PHY Transceiver, ki aplike sekans reset apwopriye pou aparèy la. |
| rx_analogreset_stat[ -1
:0] |
Pa disponib | |
| tx_digitalreset_stat[ - 1:0] | Pa disponib | |
| rx_digitalreset_stat[ - 1:0] | Pa disponib | |
| latency_sclk | Pa disponib | Latansi mezi opinyon referans revèy. Sampling revèy pou mezire latansi datapath blòk aplikasyon koòdone transceiver (AIB).
Pò sa a disponib lè opsyon pò mezi latansi nan Intel Stratix 10 L/H-Tile Transceiver Native PHY IP nwayo oswa opsyon IEEE 1588 Precision Time Protocol nan 1G/ 2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA. Nwayo IP pèmèt. |
| reconfig_address [log2
+10:0] |
reconfig_address [log2+9:0] | Rekonfigurasyon siyal adrès ki konekte nan blòk la reconfiguration. Adrès otobis ki te itilize pou presize adrès yo dwe jwenn aksè pou tou de operasyon lekti ak ekri. |
Diferans siyal entèfas ant Intel Stratix 10 Transceiver Reset Controller IP ak Intel Arria 10 Transceiver Reset Controller IP
Nòt: = Kantite liy yo.
| Intel Stratix 10 siyal entèfas | Intel Arria 10 siyal entèfas | Kòmantè |
| tx_analogreset_stat[ -1
:0] |
Pa disponib | Sa a se siyal estati reset soti nan Transceiver Native PHY IP Core. Gen yon tx_analogreset_stat pou chak chanèl.
Lè yo deklare, reset sekans pou TX PMA kòmanse. Lè deaserted, reset sekans pou TX PMA fini. |
| rx_analogreset_stat[ -1
:0] |
Pa disponib | Sa a se siyal estati reset soti nan Transceiver Native PHY IP Core. Gen yon sèl rx_analogreset_stat pou chak chanèl.
Lè yo deklare, reset sekans pou RX PMA kòmanse. Lè deaserted, reset sekans pou RX PMA fini. |
| tx_digitalreset_stat[ - 1:0] | Pa disponib | Sa a se siyal estati reset soti nan Transceiver Native PHY IP Core. Gen yon tx_digitalreset_stat pou chak chanèl. Lè yo deklare, reset sekans pou TX PCS kòmanse. |
| kontinye. | ||
| Intel Stratix 10 siyal entèfas | Intel Arria 10 siyal entèfas | Kòmantè |
| Lè deaserted, reset sekans pou TX PCS fini. | ||
| rx_digitalreset_stat[ - 1:0] | Pa disponib | Sa a se siyal estati reset soti nan Transceiver Native PHY IP Core. Gen yon sèl rx_digitalreset_stat pou chak chanèl.
Lè yo deklare, reset sekans pou RX PCS kòmanse. Lè deaserted, reset sekans pou RX PCS fini. |
Figi sa a montre koneksyon siyal estati reset pou konsepsyon subsistèm Intel Stratix 10 Ethernet 10G. Sa a aplikab si w itilize swa Intel Stratix 10 L-mosaïque/H-mosaïque natif natal PHY IP nwayo a oswa 1G/2.5G/5G/10G Multi-pousantaj PHY Intel FPGA IP nwayo a.
Reyajiste Status Signals Dyagram Koneksyon pou Intel Stratix 10 PHY Nwayo IP ak Reset Kontwolè IP Nwayo
Gen kèk chanjman nan siyal koòdone ATX PLL ak fPLL pou aparèy Intel Stratix 10 yo konpare ak aparèy Intel Arria 10 yo. Si w ap emigre desen Ethernet soti nan yon aparèy Intel Arria 10 nan yon aparèy Intel Stratix 10, retire siyal reset mcgb_rst ak pll_powerdown paske yo pa disponib nan Intel Stratix 10.
Figi sa a montre diferans ki genyen ant Intel Stratix 10 L-Tile/H-Tile ATX PLL ak Intel Arria 10 ATX PLL.
Konparezon ant siyal entèfas pou Intel Stratix 10 L-Tile/H-Tile Transceiver ATX PLL ak Intel Arria 10 Transceiver ATX PLL
Yon lòt chanjman sou Intel Stratix 10 L-Tile/H-Tile Transceiver PHY se 1 bit adisyonèl ki ajoute nan otobis reconfig_address la, konpare ak vèsyon Intel Arria 10 Transceiver PHY. Menm chanjman sa a obligatwa pou PHY Multi-to jan li kreye lè w itilize PHY natif natal la kòm debaz la.
Figi sa a montre kijan pou konekte reconfig_address la.
Dyagram blòk sou Koneksyon Adrès Rekonfigurasyon pou Intel Stratix 10 Ethernet Subsystem Design
Ansyen anample yo montre baze sou konsepsyon Ethernet example model. Pou blòk yo ki te pwodwi pa Platform Designer, ou ka jwenn modil yo nan konsepsyon ansyen anample files.
Enfòmasyon ki gen rapò
- Intel Stratix 10 Low Latency Ethernet 10G MAC Design Example Gid itilizatè
- Intel Stratix 10 L- ak H-Tile Transceiver PHY Gid itilizatè
- Gid itilizatè Intel Stratix 10 Clocking ak PLL
Koule Migrasyon
Se sèlman lojisyèl Intel Quartus Prime Pro Edition ki ofri desen Intel Stratix 10. Si w ap itilize yon konsepsyon Intel Arria 10 Ethernet ki soti nan Intel Quartus Prime Standard Edition, ou bezwen imigre nan vèsyon Intel Quartus Prime Pro Edition pou nenpòt konsepsyon Intel Stratix 10.
Enfòmasyon ki gen rapò
Manyèl Intel Quartus Prime Pro Edition Volim 1: Konsepsyon ak Konpilasyon
- Bay plis enfòmasyon sou ajou nwayo IP ak sistèm Qsys Pro nan lojisyèl Quartus Prime Pro Edition.
Istwa revizyon dokiman pou AN 808
Gid Migrasyon soti nan Intel Arria 10 a Intel Stratix 10 pou 10G Ethernet Subsystem
| Vèsyon dokiman an | Chanjman |
| 2019.11.20 | • Rebranded kòm Intel.
• Mizajou Figi: Chòk ak Reset Scheme pou LL 10GbE MAC ak 1G/2.5G/5G/10G Multi-pousantaj Ethernet PHY Design Example (1G/2.5G Mode ak IEEE 1588v2 Feature) pou Intel Stratix 10 Aparèy. • Fè mizajou editoryal nan tout dokiman an. |
| Dat | Version | Chanjman |
| jen 2017 | 2017.06.19 | Premye lage. |
AN 808: Gid Migrasyon soti nan Intel® Arria® 10 a Intel® Stratix® 10 pou 10G Ethernet Subsystem.
Dokiman / Resous
 |
Gid Migrasyon Intel soti nan Arria 10 rive nan Stratix 10 pou 10G Ethernet Subsystem [pdfGid Itilizatè Gid Migrasyon soti nan Arria 10 rive Stratix 10 pou 10G Ethernet Subsystem, Gid Migrasyon, Gid Migrasyon Arria 10, Gid Migrasyon Stratix 10, Gid Migrasyon Subsystem 10G Ethernet |
