HDMI Arria 10 FPGA IP Design Example
Gid itilizatèHDMI Intel® Arria 10 FPGA IP
Design Example Gid itilizatè
Mizajou pou Intel®Quartus®
Premye Design Suite: 22.4
IP vèsyon: 19.7.1

HDMI Intel® FPGA IP Design Example Gid Quick Start pou Aparèy Intel® Arria® 10

Aparèy HDMI Intel® 10 yo prezante yon banc tès simulation ak yon konsepsyon pyès ki nan konpitè ki sipòte konpilasyon ak tès kenkayri.
FPGA IP konsepsyon ansyenample pou Intel Arria®
HDMI Intel FPGA IP la ofri konsepsyon sa a eksamples:

• HDMI 2.1 RX-TX retransmèt konsepsyon ak mòd lyen pousantaj fiks (FRL) pèmèt
• HDMI 2.0 RX-TX retransmèt konsepsyon ak mòd FRL enfim
• HDCP sou konsepsyon HDMI 2.0

Nòt: Fonksyon HDCP a pa enkli nan lojisyèl Intel® Quartus Prime Pro Edition.
Pou jwenn aksè nan karakteristik HDCP a, kontakte Intel nan https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Lè ou jenere yon konsepsyon example, editè paramèt otomatikman kreye a files nesesè pou simule, konpile, ak tès konsepsyon an nan pyès ki nan konpitè.
Figi 1. Etap DevlopmanEnfòmasyon ki gen rapò
Gid itilizatè HDMI Intel FPGA IP
1.1. Jenere konsepsyon an
Sèvi ak HDMI Intel FPGA IP paramèt editè nan lojisyèl Intel Quartus Prime pou jenere konsepsyon ansyen anamples. Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
Kòmanse ak Nios yo® II EDS nan vèsyon lojisyèl Intel Quartus Prime Pro Edition 19.2 ak vèsyon lojisyèl Intel Quartus Prime Standard Edition 19.1, Intel te retire eleman Cygwin nan vèsyon Windows* Nios II EDS, pou ranplase li ak Windows* Subsytem for Linux (WSL). Si ou se yon itilizatè Windows*, ou bezwen enstale WSL anvan ou kreye konsepsyon ou anample.
Figi 2. Jenere Design Flow la

1. Kreye yon pwojè ki vize fanmi aparèy Intel Arria 10 epi chwazi aparèy ou vle a.
2. Nan Katalòg IP a, lokalize epi klike doub-klike sou Pwotokòl Entèfas ➤ Audio & Videyo ➤ HDMI Intel FPGA IP. Fenèt New IP Variant oswa New IP Variant parèt.
3. Espesifye yon non wo nivo pou varyasyon IP koutim ou a. Editè paramèt la sove paramèt varyasyon IP yo nan yon file non .ip oswa .qsys.
4. Klike sou OK. Editè paramèt la parèt.
5. Sou tab la IP, konfigirasyon paramèt yo vle pou tou de TX ak RX.
6. Vire paramèt FRL Sipò pou jenere konsepsyon HDMI 2.1 ansyenample nan mòd FRL. Fèmen li pou jenere konsepsyon HDMI 2.0 ansyenample san FRL.
7. Sou Design Example tab, chwazi Arria 10 HDMI RX-TX retransmèt.
8. Chwazi Simulation pou jenere ban tès la, epi chwazi sentèz pou jenere konsepsyon pyès ki nan konpitè ansyenample.Ou dwe chwazi omwen youn nan opsyon sa yo jenere desen an example files. Si w chwazi tou de, tan jenerasyon an pi long.
9. Pou Jenere File Fòma, chwazi Verilog oswa VHDL.
10. Pou Target Development Kit, chwazi Intel Arria 10 GX FPGA Development Kit. Si w chwazi yon twous devlopman, Lè sa a, aparèy sib la (chwazi nan etap 4) chanje pou matche ak aparèy la sou tablo sib la. Pou Intel Arria 10 GX FPGA Development Kit, aparèy default la se 10AX115S2F4I1SG.
11. Klike sou Jenere Example Design.

Enfòmasyon ki gen rapò
Ki jan yo enstale Windows* Subsystem pou Linux* (WSL) sou Windows* OS?
1.2. Simulation konsepsyon an
Bann tès HDMI a simule yon seri loopback konsepsyon soti nan yon egzanp TX nan yon egzanp RX. Dèlko modèl videyo entèn, odyo sample dèlko, sideband done dèlko, ak oksilyè done dèlko modil kondwi egzanp HDMI TX la ak pwodiksyon an seri soti nan egzanp TX konekte ak egzanp RX nan tès la.
Figi 3. Flow Simulation Design

1. Ale nan katab la simulation vle.
2. Kouri script simulation pou similatè sipòte ou chwazi a. Script la konpile ak kouri tès la nan similatè a.
3. Analize rezilta yo.

Tablo 1. Etap pou kouri simulation

Similatè	Anyè travay	Enstriksyon yo
Riviera-PRO*	/simulation/aldec	Nan liy lòd la, tape
		vsim -c -do aldec.do
ModelSim*	/simulation/mentor	Nan liy lòd la, tape
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	Nan liy lòd la, tape
		sous vcs_sim.sh
VCS MX	/simulation/synopsys/ vcsmx	Nan liy lòd la, tape
		sous vcsmx_sim.sh
Xcelium* Paralèl	/simulation/xcelium	Nan liy lòd la, tape
		sous xcelium_sim.sh

Yon simulation siksè fini ak mesaj sa a:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# ODYO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulation pase
1.3. Konpile ak tès konsepsyon an

Pou konpile epi kouri yon tès demonstrasyon sou pyès ki nan konpitè ansyenample konsepsyon, swiv etap sa yo:

1. Asire kenkayri ansyenampjenerasyon konsepsyon an konplè.
2. Lanse lojisyèl Intel Quartus Prime epi louvri .qpf la file.
   • HDMI 2.1 konsepsyon eksample ak sipò FRL pèmèt: pwojè directory/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 konsepsyon eksample ak sipò FRL andikape: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. Klike sou Pwosesis ➤ Kòmanse Konpilasyon.
4. Apre konpilasyon siksè, yon .sof file yo pral pwodwi nan quartus/output_fileanyè a.
5. Konekte nan pò FMC B abò (J2):
   • HDMI 2.1 konsepsyon eksample ak sipò FRL pèmèt: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Nòt: Ou ka chwazi revizyon kat pitit fi Bitec HDMI ou a. Anba Design Example tab la, mete HDMI Daughter Card Revizyon nan swa Revizyon 9, Revizyon oswa pa gen kat pitit fi. Valè default la se Revizyon 9.
   • HDMI 2.0 konsepsyon eksample ak sipò FRL andikape: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Konekte TX (P1) kat pitit fi Bitec FMC a ak yon sous videyo ekstèn.
7. Konekte RX (P2) kat pitit fi Bitec FMC a nan yon koule videyo ekstèn oswa analizeur videyo.
8. Asire ke tout switch sou tablo devlopman yo nan pozisyon default.
9. Konfigure aparèy Intel Arria 10 chwazi a sou tablo devlopman lè l sèvi avèk .sof ki te pwodwi a file (Zouti ➤ Pwogramè).
10. Analizè a ta dwe montre videyo ki pwodui nan sous la.

Enfòmasyon ki gen rapò
Intel Arria 10 FPGA Development Kit Gid itilizatè
1.4. HDMI Intel FPGA IP Design Example Paramèt
Tablo 2.
HDMI Intel FPGA IP Design ExampParamèt pou aparèy Intel Arria 10 Opsyon sa yo disponib pou aparèy Intel Arria 10 sèlman.

Paramèt	Valè	Deskripsyon
Disponib Design Example
Chwazi Design	Arria 10 HDMI RX-TX retransmèt	Chwazi konsepsyon an eksample yo dwe pwodwi.

Design Example Files
Simulation	Sou, Off	Aktive opsyon sa a pou jenere sa ki nesesè yo files pou simulation testbench la.
Sentèz	Sou, Off	Aktive opsyon sa a pou jenere sa ki nesesè yo files pou Intel Quartus Prime konpilasyon ak demonstrasyon pyès ki nan konpitè.

Jenere fòma HDL
Jenere File Fòma	Verilog, VHDL	Chwazi fòma HDL ou pi pito pou konsepsyon ki te pwodwi example filemete. Nòt: Opsyon sa a sèlman detèmine fòma pou IP nivo siperyè pwodwi a files. Tout lòt files (egzanpample testbenches ak nivo siperyè files pou demonstrasyon pyès ki nan konpitè) yo nan fòma Verilog HDL

Twous Devlopman Sib
Chwazi Komisyon Konsèy la	Pa gen twous devlopman,	Chwazi tablo a pou konsepsyon vize example.
	Arria 10 GX FPGA Devlopman Twous, Twous Devlopman Custom	• Pa gen Twous Devlopman: Opsyon sa a ekskli tout aspè pyès ki nan konpitè pou konsepsyon an eksample. Nwayo IP a mete tout devwa PIN nan broch vityèl. • Arria 10 GX FPGA Development Kit: Opsyon sa a otomatikman chwazi aparèy sib pwojè a pou matche ak aparèy la sou twous devlopman sa a. Ou ka chanje aparèy la sib lè l sèvi avèk la Chanje Aparèy Sib paramèt si revizyon tablo ou a gen yon variant aparèy diferan. Nwayo IP a mete tout devwa PIN selon twous devlopman an.
		•Personalize Twous Devlopman: Opsyon sa a pèmèt konsepsyon an eksampyo dwe teste sou yon twous devlopman twazyèm pati ak yon Intel FPGA. Ou ka bezwen mete devwa pin yo poukont ou.

Sib Aparèy
Chanje Aparèy Sib	Sou, Off	Aktive opsyon sa a epi chwazi variant aparèy pi pito pou twous devlopman an.

HDMI 2.1 Design Example (Sipò FRL = 1)

HDMI 2.1 konsepsyon an ansyenample nan mòd FRL demontre yon egzanp HDMI paralèl loopback ki gen ladan kat chanèl RX ak kat chanèl TX.
Tablo 3. HDMI 2.1 Konsepsyon Egzample pou Intel Arria 10 Aparèy

Design Example	Done Pousantaj	Chanèl Mode	Kalite loopback
Arria 10 HDMI RX-TX retransmèt	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Senp	Paralèl ak tanpon FIFO

Karakteristik

• Konsepsyon an enstansye tanpon FIFO pou fè yon pasaj dirèk HDMI videyo ant koule HDMI 2.1 ak sous la.
• Konsepsyon an kapab chanje ant mòd FRL ak mòd TMDS pandan tan kouri.
• Konsepsyon an sèvi ak estati ki ap dirije pou debogaj bonètage.
• Konsepsyon an vini ak ka HDMI RX ak TX.
• Konsepsyon an demontre ensèsyon ak filtraj nan ranje dinamik ak metriz (HDR) InfoFrame nan modil lyen RX-TX.
• Konsepsyon an negosye pousantaj FRL ant koule ki konekte ak TX ak sous ki konekte ak RX. Konsepsyon an pase nan EDID ki soti nan koule ekstèn nan RX abò a nan konfigirasyon default. Nios II processeur a negosye baz lyen sou kapasite koule a ki konekte ak TX. Ou kapab tou activer switch user_dipsw sou tablo a pou kontwole manyèlman kapasite TX ak RX FRL yo.
• Konsepsyon an gen ladan plizyè karakteristik debogaj.
  Enstans RX a resevwa yon sous videyo soti nan dèlko videyo ekstèn, epi done yo ale nan yon FIFO loopback anvan li transmèt nan egzanp TX la. Ou bezwen konekte yon analizeur videyo ekstèn, monitè, oswa yon televizyon ki gen koneksyon HDMI ak nwayo TX la pou verifye fonksyonalite a.

2.1. HDMI 2.1 RX-TX retransmèt dyagram blòk konsepsyon
HDMI RX-TX retransmèt konsepsyon eksample demontre loopback paralèl sou mòd chanèl senp pou HDMI 2.1 ak sipò FRL pèmèt.
Figi 4. Dyagram blòk retransmèt HDMI 2.1 RX-TX2.2. Kreye Desig RX-Sèlman oswa TX-Sèlmanns
Pou itilizatè avanse, ou ka itilize konsepsyon HDMI 2.1 pou kreye yon konsepsyon TX oswa RX sèlman.
Figi 5. Konpozan obligatwa pou konsepsyon RX-sèlman oswa TX-sèlmanPou itilize konpozan RX oswa TX sèlman, retire blòk ki pa enpòtan nan konsepsyon an.
Tablo 4. Kondisyon pou konsepsyon RX-Sèlman ak TX-Sèlman

Kondisyon itilizatè yo	Prezève	Retire	Ajoute
HDMI RX sèlman	RX Top	• TX Top • RX-TX Link • CPU Subsystem • Abit transceiver	–
HDMI TX sèlman	• TX Top •CPU Sou-Sistèm	•RX Top • RX-TX Link •Transceiver Abit	Jeneratè Modèl Videyo (modil koutim oswa pwodwi nan Suite Videyo ak Pwosesis Imaj (VIP))

Anplis chanjman RTL yo, ou bezwen tou edite script main.c la.
• Pou konsepsyon HDMI TX sèlman, dekouple tann pou estati fèmen HDMI RX la lè w retire liy sa yo epi ranplase yo ak
tx_xcvr_reconfig (tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
pandan (rx_hdmi_lock == 0) {
si (check_hpd_isr()) { kraze; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx apre rx fèmen
si (rx_hdmi_lock == 1) {
si (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO (PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig (rx_frl_rate);
} lòt bagay {
tx_xcvr_reconfig (tx_frl_rate);
} } }
• Pou konsepsyon HDMI RX sèlman, kenbe sèlman liy sa yo nan script main.c la:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Kondisyon pyès ki nan konpitè ak lojisyèl
Intel itilize pyès ki nan konpitè ak lojisyèl sa yo pou teste konsepsyon ansyen anample.
Materyèl

• Intel Arria 10 GX FPGA Devlopman Twous
• Sous HDMI 2.1 (Dèlko Quantum Data 980 48G)
• HDMI 2.1 Lavabo (Kantik done 980 48G Analyzer)
• Kat pitit fi Bitec HDMI FMC 2.1 (Revizyon 9)
• Câbles HDMI 2.1 Kategori 3 (teste ak Belkin 48Gbps HDMI 2.1 Kab)

Lojisyèl

• Intel Quartus Prime Pro Edition lojisyèl vèsyon 20.1

2.4. Estrikti Anyè
Anyè yo genyen pwodwi yo files pou HDMI Intel FPGA IP konsepsyon example.
Figi 6. Estrikti Anyè pou Design ExampleTablo 5. Jenere RTL Files

Dosye	Files/Sousdosye
komen	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
rekonfigire	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

Tablo 6. Jenere Simulation Files
Gade nan Simulation Testbench seksyon pou plis enfòmasyon

Dosye	Files
aldek	/aldec.do
	/rivierapro_setup.tcl
kadans	/cds.lib
	/hdl.var
konseye	/ konseye.fè
	/msim_setup.tcl
synopsys	/vcs/filelis.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelyòm	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
komen	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Tablo 7. Lojisyèl Jenere Files

Dosye	Files
tx_control_src Nòt: Katab tx_control la tou gen kopi sa yo files.	mondyal.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	prensipal.c
	pio_read_write.c
	pio_read_write.h

2.5. Konpozan Design
HDMI Intel FPGA IP konsepsyon ansyen anample konsiste de konpozan komen an tèt yo ak HDMI TX ak RX konpozan tèt yo.
2.5.1. HDMI TX Eleman
Eleman prensipal HDMI TX yo enkli eleman prensipal TX yo, ak IOPLL, kontwolè reset PHY transceiver, PHY natif natal, TX PLL, jesyon rekonfigirasyon TX, ak blòk tanpon pwodiksyon an.
Figi 7. HDMI TX Top ElemanTablo 8. HDMI TX Top Eleman

Modil	Deskripsyon
Nwayo HDMI TX	IP a resevwa done videyo ki soti nan nivo siperyè epi li fè kodaj done oksilyè, kodaj done odyo, kodaj done videyo, kodaj, kodaj TMDS oswa pake.
IOPLL	IOPLL (iopll_frl) jenere revèy FRL pou nwayo TX la. Revèy referans sa a resevwa revèy pwodiksyon TX FPLL la. Frekans revèy FRL = To done pou chak liy x 4 / (karaktè FRL pou chak revèy x 18)
Transceiver PHY Reset Kontwolè	Transceiver PHY kontwolè reset la asire yon inisyalizasyon serye nan transceivers TX yo. Antre reset kontwolè sa a deklanche soti nan nivo siperyè, epi li jenere siyal reset analòg ak dijital ki koresponn nan blòk PHY Native Transceiver la dapre sekans reset andedan blòk la. Siyal pwodiksyon tx_ready ki soti nan blòk sa a fonksyone tou kòm yon siyal reset nan HDMI Intel FPGA IP pou endike transceiver la ap fonksyone, epi li pare pou resevwa done ki soti nan nwayo a.
Transceiver Native PHY	Blòk transceiver difisil ki resevwa done paralèl ki soti nan nwayo HDMI TX ak seri done ki soti nan transmèt li. Nòt: Pou satisfè egzijans entè-chanèl HDMI TX, mete opsyon mòd lyezon kanal TX nan editè paramèt Intel Arria 10 Transceiver Native PHY pou PMA ak PCS lyezon. Ou bezwen tou ajoute egzijans kontrent maksimòm skew (set_max_skew) nan siyal reset dijital ki soti nan kontwolè reset transceiver (tx_digitalreset) jan yo rekòmande nan la. Gid itilizatè Intel Arria 10 transceiver PHY.
TX PLL	Blòk PLL transmetè a bay seri rapid revèy pou blòk PHY Native Transceiver la. Pou sa a HDMI Intel FPGA IP konsepsyon example, fPLL yo itilize kòm TX PLL. TX PLL gen de revèy referans. • Revèy referans 0 konekte ak osilator pwogramasyon an (ak frekans revèy TMDS) pou mòd TMDS. Nan konsepsyon sa a example, RX TMDS revèy yo itilize pou konekte ak referans revèy 0 pou mòd TMDS. Intel rekòmande ou sèvi ak osilator pwogramasyon ak frekans revèy TMDS pou revèy referans 0. • Revèy referans 1 konekte ak yon revèy fiks 100 MHz pou mòd FRL.
Jesyon Rekonfigurasyon TX	•Nan TMDS mòd, blòk jesyon reconfiguration TX reconfigure TX PLL pou diferan frekans revèy pwodiksyon dapre frekans revèy TMDS videyo espesifik la. •Nan FRL mòd, blòk jesyon reconfiguration TX reconfigure TX PLL pou founi seri rapid revèy la pou 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps ak 12 Gbps selon jaden FRL_Rate nan rejis 0x31 SCDC. •Blòk jesyon reconfiguration TX la chanje revèy referans TX PLL ant revèy referans 0 pou mòd TMDS ak revèy referans 1 pou mòd FRL.
Sòti tanpon	Tanpon sa a aji kòm yon koòdone pou kominike koòdone I2C nan HDMI DDC ak konpozan redriver.

Tablo 9.Transceiver Done Pousantaj ak Oversampling Faktè Chak Range Frekans Revèy

Mode	Done Pousantaj	Ofampler 1 (2x oversample)	Ofampler 2 (4x oversample)	Ofample Faktè	Ofampdirije To Done (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Off	2	2000–12000
FRL	3000	Off	Off	1	3000
FRL	6000	Off	Off	1	6000

FRL	8000	Off	Off	1	8000
FRL	10000	Off	Off	1	10000
FRL	12000	Off	Off	1	12000

Figi 8. Koule Sekans Rekonfigirasyon TX2.5.2. HDMI RX konpozan
Eleman prensipal HDMI RX yo gen ladan eleman prensipal RX yo, si ou vle I²C esklav ak EDID RAM, IOPLL, kontwolè reset PHY transceiver, RX natif natal PHY, ak blòk jesyon rekonfigirasyon RX yo.
Figi 9. HDMI RX Top ElemanTablo 10. HDMI RX Top Eleman

Modil	Deskripsyon
Nwayo HDMI RX	IP a resevwa done seri ki soti nan Transceiver Native PHY a epi li fè aliyman done, dekodaj chanèl, dekodaj TMDS, dekodaj done oksilyè, dekodaj done videyo, dekodaj done odyo, ak dekodaj.
I2C esklav	I2C se koòdone ki itilize pou Sink Display Data Channel (DDC) ak Status and Data Channel (SCDC). Sous HDMI a sèvi ak DDC pou detèmine kapasite ak karakteristik koule a lè li li estrikti done Enhanced Extended Display Identification Data (E-EDID). Adrès esklav 8-bit I2C pou E-EDID yo se 0xA0 ak 0xA1. LSB a endike kalite aksè a: 1 pou li ak 0 pou ekri. Lè yon evènman HPD rive, esklav I2C a reponn a done E-EDID lè li li sou chip la. I2C esklav-sèlman kontwolè a sipòte tou SCDC pou HDMI 2.0 ak 2.1 Adrès esklav I9C 2-bit pou SCDC a se 0xA8 ak 0xA9. Lè yon evènman HPD rive, esklav I2C fè tranzaksyon ekri oswa li nan oswa soti nan koòdone SCDC nan nwayo HDMI RX la. Pwosesis fòmasyon lyen pou lyen pousantaj fiks (FRL) rive tou atravè I2C Pandan yon evènman HPD oswa lè sous la ekri yon pousantaj FRL diferan nan rejis pousantaj FRL (SCDC anrejistre 0x31 bit[3:0]), pwosesis fòmasyon lyen an kòmanse. Nòt: Kontwolè I2C esklav sèlman pou SCDC pa obligatwa si HDMI 2.0 oswa HDMI 2.1 pa gen entansyon.

EDID RAM

Konsepsyon an estoke enfòmasyon EDID lè l sèvi avèk RAM 1-Port IP la. Yon pwotokòl otobis seri estanda de fil (revèy ak done) (I2C esklav sèlman kontwolè) transfere estrikti done E-EDID ki Konfòme CEA-861-D. RAM EDID sa a estoke enfòmasyon E-EDID la. •Lè nan mòd TMDS, konsepsyon an sipòte pasaj EDID soti nan TX a RX. Pandan pasaj EDID a, lè TX a konekte ak koule ekstèn lan, processeur Nios II li EDID ki soti nan koule ekstèn lan epi ekri nan RAM EDID la. • Lè nan mòd FRL, processeur Nios II ekri EDID pre-konfigirasyon an pou chak pousantaj lyen ki baze sou paramèt HDMI_RX_MAX_FRL_RATE nan script global.h la. Sèvi ak HDMI_RX_MAX_FRL_RATE sa yo pou pousantaj FRL ki sipòte yo: • 1: 3G 3 liy • 2: 6G 3 liy •3: 6G 4 liy • 4: 8G 4 liy •5: 10G 4 liy (default) •6: 12G 4 liy

IOPLL

HDMI RX a sèvi ak de IOPLLs. • Premye IOPLL (pll_tmds) jenere revèy referans RX CDR. IOPLL sa a sèlman itilize nan mòd TMDS. Revèy referans IOPLL sa a resevwa revèy TMDS. Mòd TMDS a sèvi ak IOPLL sa a paske CDR a pa ka resevwa revèy referans anba 50 MHz epi frekans revèy TMDS la varye ant 25 MHz ak 340 MHz. IOPLL sa a bay frekans revèy ki se 5 fwa revèy referans antre pou ranje frekans ant 25 MHz ak 50 MHz epi li bay menm frekans revèy kòm revèy referans antre pou ranje frekans ant 50 MHz ak 340 MHz. • Dezyèm IOPLL (iopll_frl) jenere revèy FRL pou nwayo RX la. Revèy referans sa a resevwa revèy CDR refè. Frekans revèy FRL = To done pou chak liy x 4 / (karaktè FRL pou chak revèy x 18)

Transceiver PHY Reset Kontwolè	Transceiver PHY kontwolè reset la asire yon inisyalizasyon serye nan transceivers RX yo. Antre reset kontwolè sa a deklanche pa rekonfigurasyon RX a, epi li jenere siyal reset analòg ak dijital ki koresponn nan blòk PHY Native Transceiver la dapre sekans reset andedan blòk la.
RX natif natal PHY	Blòk transceiver difisil ki resevwa done seri ki soti nan yon sous videyo ekstèn. Li deserialize done seri yo nan done paralèl anvan yo pase done yo nan nwayo HDMI RX la. Blòk sa a kouri sou Enhanced PCS pou mòd FRL. RX CDR gen de revèy referans. • Revèy referans 0 konekte ak revèy pwodiksyon IOPLL TMDS (pll_tmds), ki sòti nan revèy TMDS. • Revèy referans 1 konekte ak yon revèy fiks 100 MHz. Nan mòd TMDS, RX CDR rekonfigire pou chwazi revèy referans 0, ak nan mòd FRL, RX CDR rekonfigire pou chwazi revèy referans 1.
Jesyon Rekonfigurasyon RX	Nan mòd TMDS, blòk jesyon rekonfigirasyon RX a aplike sikwi deteksyon pousantaj ak HDMI PLL pou kondwi transceiver RX a pou opere nan nenpòt pousantaj lyen abitrè ki sòti nan 250 Mbps a 6,000 Mbps. Nan mòd FRL, blòk jesyon reconfiguration RX la reconfigure transceiver RX a pou li fonksyone nan 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps, oswa 12 Gbps selon pousantaj FRL nan jaden an rejis SCDC_FRL_RATE (0x31[3:0]). Blòk jesyon reconfiguration RX chanje ant Standard PCS/RX pou mòd TMDS ak Enhanced PCS pou mòd FRL.Refer to Figi 10 nan paj 22.

Figi 10. Koule Sekans Rekonfigirasyon RX
Figi a montre koule sekans rekonfigirasyon milti-pousantaj kontwolè a lè li resevwa kouran done antre ak frekans revèy referans, oswa lè transceiver la debloke.2.5.3. Top-Nivo Blòk Komen
Blòk komen nan nivo siperyè yo gen ladan abit transceiver, konpozan lyen RX-TX, ak subsistèm CPU.
Tablo 11. Blòk komen nan nivo siperyè

Modil

Deskripsyon

Abit transceiver

Blòk fonksyonèl jenerik sa a anpeche transceivers yo rekalibrasyon an menm tan lè swa RX oswa TX transceiver nan menm chanèl fizik la mande pou rekonfigirasyon. Rekalibrasyon an similtane afekte aplikasyon kote transceiver RX ak TX nan menm kanal la asiyen nan aplikasyon IP endepandan. Abit transceiver sa a se yon ekstansyon nan rezolisyon an rekòmande pou fusion simplex TX ak simplex RX nan menm chanèl fizik la. Abit transceiver sa a ede tou nan fusion ak abitraj Avalon® RX ak TX rekonfigurasyon demann memwa ki vize transceiver senp RX ak TX nan yon chanèl kòm pò a koòdone rekonfigirasyon transceiver yo ka sèlman sekans. Koneksyon koòdone ant abit transceiver la ak blòk TX/RX natif natal PHY/PHY Reset Controller nan konsepsyon sa a ansyenample demontre yon mòd jenerik ki aplike pou nenpòt konbinezon IP lè l sèvi avèk abit transceiver la. Abit transceiver la pa obligatwa lè yo itilize sèlman swa RX oswa TX transceiver nan yon kanal. Abit transceiver la idantifye moun k ap mande yon rekonfigirasyon atravè koòdone rekonfigirasyon Avalon li yo epi li asire ke tx_reconfig_cal_busy oswa rx_reconfig_cal_busy ki koresponn lan se gated kòmsadwa. Pou aplikasyon pou HDMI, sèlman RX inisye reconfiguration. Lè yo transmèt demann rekonfigurasyon Avalon memwa-map nan abit la, abit la idantifye ke demann rekonfigurasyon an soti nan RX a, ki Lè sa a, pòtay tx_reconfig_cal_busy soti nan afime ak pèmèt rx_reconfig_cal_busy afime. Ging la anpeche transceiver TX la deplase nan mòd kalibrasyon san entansyonèl. Nòt: Paske HDMI sèlman mande pou rekonfigirasyon RX, siyal tx_reconfig_mgmt_* yo mare. Epitou, koòdone ki gen kat memwa Avalon pa obligatwa ant abit la ak blòk TX Native PHY la. Blòk yo asiyen nan koòdone nan konsepsyon ansyen anampli pou demontre koneksyon jenerik abit transceiver ak TX/RX natif natal PHY/PHY Reset Controller

Lyen RX-TX

• Pwodiksyon done videyo ak siyal senkronizasyon ki soti nan bouk debaz HDMI RX atravè yon DCFIFO atravè domèn revèy videyo RX ak TX. • Pò done oksilyè nan nwayo HDMI TX la kontwole done oksilyè ki koule nan DCFIFO nan backpressure. Backpressure a asire pa gen okenn pake oksilyè enkonplè sou pò done oksilyè a. • Blòk sa a fè filtraj ekstèn tou: — Filtre done odyo ak pake rejenerasyon revèy odyo ki soti nan kouran done oksilyè anvan yo transmèt nan pò done oksilyè debaz HDMI TX la. — Filtre High Dynamic Range (HDR) InfoFrame ki soti nan done oksilyè HDMI RX a epi mete yon ansyenample HDR InfoFrame nan done oksilyè HDMI TX la atravè multiplexeur difizyon Avalon.

CPU Subsystem

Sousistèm CPU a fonksyone kòm contrôleur SCDC ak DDC, ak kontwolè reconfiguration sous. • Sous kontwolè SCDC a gen kontwolè mèt I2C. Kontwolè mèt I2C transfere estrikti done SCDC soti nan sous FPGA nan koule ekstèn pou operasyon HDMI 2.0. Pou egzanpample, si kouran done sòtan an se 6,000 Mbps, processeur Nios II a kòmande kontwolè mèt I2C pou mete ajou TMDS_BIT_CLOCK_RATIO ak SCRAMBLER_ENABLE bits nan enskri konfigirasyon TMDS koule a nan 1. • Menm mèt I2C la tou transfere estrikti done DDC (E-EDID) ant sous HDMI ak koule ekstèn. • CPU Nios II aji kòm kontwolè reconfiguration pou sous HDMI a. CPU a depann sou deteksyon pousantaj peryodik ki soti nan modil Jesyon Rekonfigurasyon RX a pou detèmine si TX a mande pou rekonfigirasyon. Tradiktè esklav Avalon memwa-map bay koòdone ant processeur Nios II Avalon memwa-map koòdone mèt ak koòdone esklav Avalon memwa-map nan IOPLL sous HDMI ak TX Native PHY. • Fè fòmasyon lyen atravè koòdone mèt I2C ak koule ekstèn

2.6. Ranje dinamik ak metriz (HDR) Ensèsyon ak filtraj InfoFrame
HDMI Intel FPGA IP konsepsyon ansyen anample gen ladann yon demonstrasyon de ensèsyon HDR InfoFrame nan yon sistèm loopback RX-TX.
HDMI Spesifikasyon vèsyon 2.0b pèmèt Dynamic Range ak Mastering InfoFrame yo dwe transmèt atravè kouran oksilyè HDMI. Nan demonstrasyon an, blòk jeneratè pake oksilyè sipòte ensèsyon HDR la. Ou bezwen sèlman fòma pake HDR InfoFrame ki gen entansyon an jan sa espesifye nan tablo lis siyal modil la epi ensèsyon HDR InfoFrame a fèt yon fwa chak ankadreman videyo.
Nan ansyen sa aampkonfigirasyon an, nan ka kote kouran oksilyè k ap vini an deja gen ladan HDR InfoFrame, kontni HDR ki difize a filtre. Filtraj la evite konfli HDR InfoFrames yo dwe transmèt epi asire ke se sèlman valè yo espesifye nan HDR S la.ample Modil Done yo itilize.
Figi 11. Lyen RX-TX ak Range dinamik ak metrize Ensèsyon InfoFrame
Figi a montre dyagram blòk lyen RX-TX ki gen ladan Dynamic Range ak Mastering InfoFrame ensèsyon nan kouran oksilyè debaz HDMI TX la.Tablo 12. Siyal Ensèsyon Done Oksilyè (aux_retransmit).

Siyal	Direksyon	Lajè	Deskripsyon
Revèy ak Reyajiste
clk	Antre	1	Antre revèy. Revèy sa a ta dwe konekte ak revèy videyo a.
reset	Antre	1	Reyajiste opinyon.

Siyal Pake Oksilyè
tx_aux_data	Sòti	72	TX Pwodiksyon pake oksilyè soti nan multiplexeur la.
tx_aux_valid	Sòti	1
tx_aux_pare	Sòti	1
tx_aux_sop	Sòti	1
tx_aux_eop	Sòti	1
rx_aux_data	Antre	72	Done oksilyè RX yo te pase nan modil filtre pake a anvan yo antre nan multiplexeur la.
rx_aux_valid	Antre	1
rx_aux_sop	Antre	1
rx_aux_eop	Antre	1

Siyal kontwòl
hdmi_tx_vsync	Antre	1	HDMI TX Videyo Vsync. Siyal sa a ta dwe senkronize ak domèn revèy vitès lyen an. Nwayo a mete HDR InfoFrame nan kouran oksilyè nan kwen k ap monte nan siyal sa a.

Tablo 13. Modil Done HDR (altera_hdmi_hdr_infoframe) Siyal

Siyal	Direksyon	Lajè	Deskripsyon
hb0	Sòti	8	Header byte 0 nan Dynamic Range ak Mastering InfoFrame: Kòd tip InfoFrame.
hb1	Sòti	8	Header byte 1 nan Dynamic Range ak Mastering InfoFrame: Nimewo vèsyon InfoFrame.
hb2	Sòti	8	Header byte 2 nan seri dinamik ak metriz InfoFrame: Longè InfoFrame.
pb	Antre	224	Done byte nan Dynamic Range ak Mastering InfoFrame.

Tablo 14. Ranje dinamik ak metriz InfoFrame Done Byte Bundle Bit-Jaden

Bit-Jaden	Definisyon	Estatik Metadata Kalite 1
7:0	Done Byte 1: {5'h0, EOTF[2:0]}
15:8	Done Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Done Byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Done Byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Done Byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Done Byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Done Byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Done Byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Done Byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Done Byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Done Byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Done Byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Done Byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Done Byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Done Byte 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Done Byte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Done Byte 17: Static_Metadata_Descriptor	white_point_y, LSB
143:136	Done Byte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Done Byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Done Byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Done Byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Done Byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Done Byte 23: Static_Metadata_Descriptor	Maksimòm Nivo Limyè kontni, LSB
191:184	Done Byte 24: Static_Metadata_Descriptor	Nivo Limyè kontni maksimòm, MSB
199:192	Done Byte 25: Static_Metadata_Descriptor	Maksimòm Nivo Limyè Ankadreman an mwayèn, LSB
207:200	Done Byte 26: Static_Metadata_Descriptor	Maksimòm Nivo Limyè Frame-mwayèn, MSB
215:208	Rezève
223:216	Rezève

Enfim Ensèsyon HDR ak Filtrage
Enfimite ensèsyon HDR ak filtre pèmèt ou verifye retransmisyon kontni HDR ki deja disponib nan kouran oksilyè sous la san okenn modifikasyon nan konsepsyon RX-TX Retransmit ansyen an.ample.
Pou enfim ensèsyon ak filtraj HDR InfoFrame:

1. Mete block_ext_hdr_infoframe a 1'b0 nan rxtx_link.v la file pou anpeche filtraj HDR InfoFrame a soti nan kouran Oksilyè a.
2. Mete multiplexer_in0_valid nan egzanp avalon_st_multiplexer nan altera_hdmi_aux_hdr.v la file a 1'b0 pou anpeche Jeneratè Pake Oksilyè a fòme ak insert HDR InfoFrame adisyonèl nan kouran TX Oksilyè a.

2.7. Design Software Flow
Nan koule lojisyèl konsepsyon prensipal la, processeur Nios II a konfigirasyon anviwònman redriver TI a epi inisyalize chemen TX ak RX yo lè yo mete kouran.
Figi 12. Flux lojisyèl nan main.c Script
Lojisyèl la egzekite yon bouk pandan pou kontwole chanjman koule ak sous, ak reyaji a chanjman yo. Lojisyèl la ka deklanche reconfiguration TX, fòmasyon lyen TX epi kòmanse transmèt videyo.
Figi 13. TX Path Inisyalizasyon Diagram Inisyalize TX PathFigi 14. RX Path Inisyalizasyon DiagramFigi 15. TX Rekonfigirasyon ak Diagram Fòmasyon LinkFigi 16. Lyen Fòmasyon LTS:3 Pwosesis nan Organigram Pousantaj FRL espesifikFigi 17. Diagram transmisyon videyo HDMI TX2.8. Kouri konsepsyon an nan diferan pousantaj FRL
Ou ka kouri konsepsyon ou a nan diferan pousantaj FRL, lòt pase pousantaj FRL default koule ekstèn lan.
Pou kouri konsepsyon an nan diferan pousantaj FRL:

1. Baske switch user_dipsw0 abò a nan pozisyon ON.
2. Louvri kokiy lòd Nios II, epi tape nios2-terminal
3. Antre kòmandman sa yo epi peze Antre pou egzekite.

Kòmandman	Deskripsyon
h	Montre meni èd la.
r0	Mete ajou kapasite maksimòm FRL RX a nan pousantaj FRL 0 (TMDS sèlman).
r1	Mete ajou kapasite maksimòm FRL RX a nan pousantaj FRL 1 (3 Gbps).
r2	Mete ajou kapasite maksimòm FRL RX a nan pousantaj FRL 2 (6 Gbps, 3 liy).
r3	Mete ajou kapasite maksimòm FRL RX a nan pousantaj FRL 3 (6 Gbps, 4 liy).
r4	Mete ajou kapasite maksimòm FRL RX a nan pousantaj FRL 4 (8 Gbps).
r5	Mete ajou kapasite maksimòm FRL RX a nan pousantaj FRL 5 (10 Gbps).
r6	Mete ajou kapasite maksimòm FRL RX a nan pousantaj FRL 6 (12 Gbps).
t1	TX konfigirasyon pousantaj lyen ak pousantaj FRL 1 (3 Gbps).
t2	TX konfigirasyon pousantaj lyen ak pousantaj FRL 2 (6 Gbps, 3 liy).
t3	TX konfigirasyon pousantaj lyen ak pousantaj FRL 3 (6 Gbps, 4 liy).
t4	TX konfigirasyon pousantaj lyen ak pousantaj FRL 4 (8 Gbps).
t5	TX konfigirasyon pousantaj lyen ak pousantaj FRL 5 (10 Gbps).
t6	TX konfigirasyon pousantaj lyen ak pousantaj FRL 6 (12 Gbps).

2.9. Revèy Scheme
Konplo revèy la montre domèn revèy yo nan konsepsyon HDMI Intel FPGA IP ansyenample.
Figi 18. HDMI 2.1 Design Egzample Clocking SchemeTablo 15. Siyal konplo a

Revèy	Non siyal nan konsepsyon	Deskripsyon
Revèy Jesyon	mgmt_clk	Yon revèy 100 MHz gratis pou konpozan sa yo: • Avalon-MM entèfas pou reconfiguration — Kondisyon pou ranje frekans lan se ant 100-125 MHz. • PHY reset kontwolè pou sekans reset transceiver — Kondisyon ranje frekans lan se ant 1-500 MHz. • IOPLL Rekonfigurasyon — Frekans maksimòm revèy la se 100 MHz. • Jesyon Rekonfigurasyon RX • Jesyon Rekonfigurasyon TX • CPU • I2C Mèt
I2C Revèy	i2c_clk	Yon opinyon revèy 100 MHz ki revèy esklav I2C, tanpon pwodiksyon, anrejistre SCDC, ak pwosesis fòmasyon lyen nan nwayo HDMI RX, ak EDID RAM.
TX PLL Referans Revèy 0	tx_tmds_clk	Referans revèy 0 pou TX PLL la. Frekans revèy la se menm jan ak frekans revèy TMDS espere soti nan kanal revèy HDMI TX TMDS la. Revèy referans sa a itilize nan mòd TMDS. Pou sa a konsepsyon HDMI example, revèy sa a konekte ak revèy RX TMDS pou rezon demonstrasyon. Nan aplikasyon w lan, ou bezwen bay yon revèy dedye ak frekans revèy TMDS ki soti nan yon osilator pwogramasyon pou pi bon pèfòmans jitter.

		Nòt: Pa sèvi ak yon peny transceiver RX kòm yon revèy referans TX PLL. Konsepsyon ou a pap anfòm si ou mete refclk HDMI TX la sou yon peny RX.
TX PLL Referans Revèy 1	txfpll_refclk1/ rxphy_cdr_refclk1	Referans revèy nan TX PLL ak RX CDR, osi byen ke IOPLL pou vid_clk. Frekans revèy la se 100 MHz.
TX PLL seri revèy	tx_bonding_clocks	Serial rapid revèy ki te pwodwi pa TX PLL. Se frekans revèy la mete ki baze sou pousantaj done yo.
TX Transceiver Clock Out	tx_clk	Revèy soti refè soti nan transceiver la, ak frekans lan varye depann sou pousantaj done a ak senbòl pou chak revèy. TX transceiver revèy soti frekans = to done transceiver/ lajè transceiver Pou sa a konsepsyon HDMI example, TX transceiver revèy soti nan chanèl 0 revèy TX transceiver nwayo opinyon (tx_coreclkin), lyen vitès IOPLL (pll_hdmi) referans revèy, ak videyo a ak FRL IOPLL (pll_vid_frl) referans revèy.
Revèy Videyo	tx_vid_clk/rx_vid_clk	Videyo revèy nan nwayo TX ak RX. Revèy la kouri nan yon frekans fiks nan 225 MHz.
TX/RX FRL revèy	tx_frl_clk/rx_frl_clk	FRL revèy pou TX ak RX nwayo.
RX TMDS Revèy	rx_tmds_clk	Chanèl revèy TMDS soti nan konektè HDMI RX a epi konekte ak yon IOPLL pou jenere revèy referans pou revèy referans CDR 0. Nwayo a sèvi ak revèy sa a lè li nan mòd TMDS.
RX CDR Referans Revèy 0	rxphy_cdr_refclk0	Referans revèy 0 pou RX CDR. Revèy sa a sòti nan revèy RX TMDS. Frekans revèy RX TMDS la varye ant 25 MHz ak 340 MHz pandan y ap frekans minimòm referans RX CDR a se 50 MHz. Yo itilize yon IOPLL pou jenere yon frekans revèy 5 pou revèy TMDS ant 25 MHz ak 50 MHz epi jenere menm frekans revèy pou revèy TMDS ant 50 MHz – 340 MHz.
RX Transceiver Clock Out	rx_clk	Revèy soti refè soti nan transceiver la, ak frekans lan varye depann sou pousantaj done a ak lajè transceiver la. RX transceiver revèy soti frekans = to done transceiver / lajè transceiver Pou sa a konsepsyon HDMI example, RX transceiver revèy soti nan chanèl 1 revèy RX transceiver nwayo opinyon (rx_coreclkin) ak FRL IOPLL (pll_frl) referans revèy.

2.10. Siyal koòdone
Tablo yo lis siyal yo pou konsepsyon HDMI ansyen anample ak FRL pèmèt.
Tablo 16. Siyal Top Nivo

Siyal	Direksyon	Lajè	Deskripsyon
On-board oscillator siyal
clk_fpga_b3_p	Antre	1	100 MHz gratis kouri revèy pou revèy referans debaz.
refclk4_p	Antre	1	100 MHz gratis kouri revèy pou revèy referans transceiver.

Bouton pouse itilizatè ak LED
user_pb	Antre	3	Pouse bouton pou kontwole fonksyon konsepsyon HDMI Intel FPGA IP.
cpu_resetn	Antre	1	Reset mondyal.
user_led_g	Sòti	8	Green ekspozisyon dirije. Gade Enstalasyon Materyèl nan paj 48 pou plis enfòmasyon sou fonksyon LED yo.
user_dipsw	Antre	1	Itilizatè-defini switch DIP. Gade Enstalasyon Materyèl nan paj 48 pou plis enfòmasyon sou fonksyon switch DIP yo.

Pinch kat pitit fi HDMI FMC sou pò FMC B
fmcb_gbtclk_m2c_p_0	Antre	1	HDMI RX TMDS revèy.
fmcb_dp_m2c_p	Antre	4	HDMI RX revèy, chanèl done wouj, vèt ak ble.
fmcb_dp_c2m_p	Sòti	4	HDMI TX revèy, chanèl done wouj, vèt ak ble.
fmcb_la_rx_p_9	Antre	1	HDMI RX + 5V pouvwa detekte.
fmcb_la_rx_p_8	Sòti	1	HDMI RX ploge cho detekte.
fmcb_la_rx_n_8	Antre	1	HDMI RX I2C SDA pou DDC ak SCDC.
fmcb_la_tx_p_10	Antre	1	HDMI RX I2C SCL pou DDC ak SCDC.
fmcb_la_tx_p_12	Antre	1	HDMI TX ploge cho detekte.
fmcb_la_tx_n_12	Antre	1	HDMI I2C SDA pou DDC ak SCDC.
fmcb_la_rx_p_10	Antre	1	HDMI I2C SCL pou DDC ak SCDC.
fmcb_la_tx_n_9	Antre	1	HDMI I2C SDA pou kontwòl redriver.
fmcb_la_rx_p_11	Antre	1	HDMI I2C SCL pou kontwòl redriver.
fmcb_la_tx_n_13	Sòti	1	HDMI TX + 5V Nòt: Disponib sèlman lè Bitec HDMI Kat pitit fi Revizyon 9 se chwazi.

Tablo 17. HDMI RX siyal wo nivo

Siyal	Direksyon	Lajè	Deskripsyon
Revèy ak Reyajiste siyal yo
mgmt_clk	Antre	1	Antre revèy sistèm (100 MHz).
reset	Antre	1	Sistèm reset D '.
rx_tmds_clk	Antre	1	HDMI RX TMDS revèy.
i2c_clk	Antre	1	Antre revèy pou koòdone DDC ak SCDC.

Revèy ak Reyajiste siyal yo
rxphy_cdr_refclk1	Antre	1	Antre revèy pou revèy referans RX CDR 1. Frekans revèy la se 100 MHz.
rx_vid_clk	Sòti	1	Pwodiksyon revèy videyo.
sys_init	Sòti	1	Inisyalizasyon sistèm pou reset sistèm nan lè pouvwa-up.

RX Transceiver ak siyal IOPLL
rxpll_tmds_locked	Sòti	1	Endike revèy TMDS IOPLL fèmen.
rxpll_frl_locked	Sòti	1	Endike revèy FRL IOPLL fèmen.
rxphy_serial_data	Antre	4	HDMI done seri pou RX Native PHY la.
rxphy_ready	Sòti	1	Endike RX Native PHY a pare.
rxphy_cal_busy_raw	Sòti	4	RX Native PHY alibrasyon okipe abit transceiver la.
rxphy_cal_busy_gated	Antre	4	Kalibrasyon siyal okipe soti nan abit transceiver a RX Native PHY la.
rxphy_rcfg_slave_write	Antre	4	Konfigirasyon transceiver Avalon memwa-map koòdone soti nan RX Native PHY a nan abit transceiver la.
rxphy_rcfg_slave_read	Antre	4
rxphy_rcfg_slave_address	Antre	40
rxphy_rcfg_slave_writedata	Antre	128
rxphy_rcfg_slave_readdata	Sòti	128
rxphy_rcfg_slave_waitrequest	Sòti	4

Jesyon Rekonfigurasyon RX
rxphy_rcfg_busy	Sòti	1	RX Rekonfigurasyon siyal okipe.
rx_tmds_freq	Sòti	24	HDMI RX TMDS mezi frekans revèy (nan 10 ms).
rx_tmds_freq_valid	Sòti	1	Endike RX TMDS mezi frekans revèy la valab.
rxphy_os	Sòti	1	Ofampfaktè ling: •0: 1x oversampling • 1: 5× oversampling
rxphy_rcfg_master_write	Sòti	1	Jesyon reconfiguration RX koòdone memwa-map Avalon pou abit transceiver.
rxphy_rcfg_master_read	Sòti	1
rxphy_rcfg_master_address	Sòti	12
rxphy_rcfg_master_writedata	Sòti	32
rxphy_rcfg_master_readdata	Antre	32
rxphy_rcfg_master_waitrequest	Antre	1

HDMI RX Nwayo Siyal
rx_vid_clk_locked	Antre	1	Endike vid_clk ki estab.
rxcore_frl_rate	Sòti	4	Endike pousantaj FRL ke nwayo RX a ap kouri. • 0: mòd Legacy (TMDS) • 1: 3 Gbps 3 liy • 2: 6 Gbps 4 liy • 3: 6 Gbps 4 liy • 4: 8 Gbps 4 liy • 5: 10 Gbps 4 liy • 6: 12 Gbps 4 liy • 7-15: rezève
rxcore_frl_locked	Sòti	4	Chak bit endike liy espesifik ki te reyalize fèmen FRL. FRL fèmen lè nwayo RX a byen fè aliyman, deskew, ak reyalize liy bloke. • Pou mòd 3 liy liy, bloke liy yo reyalize lè nwayo RX a resevwa Scrambler Reset (SR) oswa Start-Super-Block (SSB) pou chak peryòd karaktè 680 FRL pou omwen 3 fwa. • Pou mòd 4 liy liy, bloke liy yo reyalize lè nwayo RX a resevwa Scrambler Reset (SR) oswa Start-Super-Block (SSB) pou chak peryòd karaktè 510 FRL pou omwen 3 fwa.
rxcore_frl_ffe_levels	Sòti	4	Koresponn ak ti jan FFE_level nan ti enskri SCDC 0x31 [7:4] nan nwayo RX la.
rxcore_frl_flt_ready	Antre	1	Afime pou endike RX a pare pou pwosesis fòmasyon lyen an kòmanse. Lè yo afime, ti jan FLT_ready a nan rejis SCDC 0x40 ti jan 6 a deklare tou.
rxcore_frl_src_test_config	Antre	8	Espesifye konfigirasyon tès sous yo. Valè a ekri nan rejis Konfigirasyon Tès SCDC nan rejis SCDC 0x35.
rxcore_tbcr	Sòti	1	Endike rapò TMDS ti jan ak revèy; koresponn ak rejis TMDS_Bit_Clock_Ratio nan rejis SCDC 0x20 bit 1. • Lè w ap kouri nan mòd HDMI 2.0, ti jan sa a deklare. Endike rapò TMDS ti jan ak revèy 40:1. • Lè w ap kouri nan HDMI 1.4b, ti jan sa a pa afime. Endike rapò TMDS bit pou revèy 10:1. • Bit sa a pa itilize pou mòd FRL.
rxcore_scrambler_enable	Sòti	1	Endike si done yo resevwa yo grenpe; koresponn ak jaden Scrambling_Enable nan rejis SCDC 0x20 bit 0.
rxcore_audio_de	Sòti	1	HDMI RX debaz entèfas odyo Gade nan Entèfas koule seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
rxcore_audio_data	Sòti	256
rxcore_audio_info_ai	Sòti	48

rxcore_audio_N	Sòti	20
rxcore_audio_CTS	Sòti	20
rxcore_audio_metadata	Sòti	165
rxcore_audio_format	Sòti	5
rxcore_aux_pkt_data	Sòti	72	HDMI RX nwayo entèfas oksilyè Gade nan Entèfas koule seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
rxcore_aux_pkt_addr	Sòti	6
rxcore_aux_pkt_wr	Sòti	1
rxcore_aux_data	Sòti	72
rxcore_aux_sop	Sòti	1
rxcore_aux_eop	Sòti	1
rxcore_aux_valid	Sòti	1
rxcore_aux_error	Sòti	1
rxcore_gcp	Sòti	6	HDMI RX nwayo sideband siyal yo Gade nan Entèfas koule seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
rxcore_info_avi	Sòti	123
rxcore_info_vsi	Sòti	61
rxcore_locked	Sòti	1	HDMI RX nwayo pò videyo Nòt: N = piksèl pou chak revèy Gade nan Entèfas koule seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
rxcore_vid_data	Sòti	N*48
rxcore_vid_vsync	Sòti	N
rxcore_vid_hsync	Sòti	N
rxcore_vid_de	Sòti	N
rxcore_vid_valid	Sòti	1
rxcore_vid_lock	Sòti	1
rxcore_mode	Sòti	1	HDMI RX debaz kontwòl ak pò estati yo. Nòt: N = senbòl pou chak revèy Gade nan Entèfas koule seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
rxcore_ctrl	Sòti	N*6
rxcore_color_depth_sync	Sòti	2
hdmi_5v_detect	Antre	1	HDMI RX 5V detekte ak hotplug detekte. Gade nan Entèfas koule seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
hdmi_rx_hpd	Sòti	1
rx_hpd_trigger	Antre	1

I2C Siyal
hdmi_rx_i2c_sda	Antre	1	HDMI RX DDC ak SCDC koòdone.
hdmi_rx_i2c_scl	Antre	1

RX EDID RAM siyal
edid_ram_access	Antre	1	HDMI RX EDID RAM aksè koòdone.

edid_ram_address	Antre	8	Afime edid_ram_access lè ou vle ekri oswa li nan EDID RAM la, sinon siyal sa a ta dwe kenbe ba. Lè ou afime edid_ram_access, siyal hotplug la dezasserte pou pèmèt ekri oswa li sou RAM EDID la. Lè EDID RAM aksè a fini, ou ta dwe deassert edid_ram_assess ak siyal hotplug afirm. Sous la pral li nouvo EDID akòz siyal hotplug la.
edid_ram_write	Antre	1
edid_ram_read	Antre	1
edid_ram_readdata	Sòti	8
edid_ram_writedata	Antre	8
edid_ram_waitrequest	Sòti	1

Tablo 18.HDMI TX siyal wo nivo

Siyal	Direksyon	Lajè	Deskripsyon
Revèy ak Reyajiste siyal yo
mgmt_clk	Antre	1	Antre revèy sistèm (100 MHz).
reset	Antre	1	Sistèm reset D '.
tx_tmds_clk	Antre	1	HDMI RX TMDS revèy.
txfpll_refclk1	Antre	1	Antre revèy pou revèy referans TX PLL 1. Frekans revèy la se 100 MHz.
tx_vid_clk	Sòti	1	Pwodiksyon revèy videyo.
tx_frl_clk	Sòti	1	Pwodiksyon revèy FRL.
sys_init	Antre	1	Inisyalizasyon sistèm pou reset sistèm nan lè pouvwa-up.
tx_init_done	Antre	1	Inisyalizasyon TX pou Reyajiste blòk jesyon rekonfigirasyon TX ak koòdone rekonfigirasyon transceiver.

TX Transceiver ak siyal IOPLL
txpll_frl_locked	Sòti	1	Endike revèy vitès lyen an ak revèy FRL IOPLL fèmen.
txfpll_locked	Sòti	1	Endike TX PLL la fèmen.
txphy_serial_data	Sòti	4	HDMI seri done ki soti nan TX Native PHY la.
txphy_pare	Sòti	1	Endike TX Native PHY a pare.
txphy_cal_busy	Sòti	1	TX Native PHY kalibrasyon siyal okipe.
txphy_cal_busy_raw	Sòti	4	Kalibrasyon siyal okipe bay abit transceiver la.
txphy_cal_busy_gated	Antre	4	Kalibrasyon siyal okipe soti nan abit transceiver la nan TX Native PHY la.
txphy_rcfg_busy	Sòti	1	Endike rekonfigirasyon TX PHY an ap fèt.
txphy_rcfg_slave_write	Antre	4	Rekonfigurasyon transceiver koòdone memwa-map Avalon soti nan TX Native PHY a nan abit transceiver la.
txphy_rcfg_slave_read	Antre	4
txphy_rcfg_slave_address	Antre	40
txphy_rcfg_slave_writedata Antre 128 txphy_rcfg_slave_readdata Sòti 128 txphy_rcfg_slave_waitrequest Sòti 4

Jesyon Rekonfigurasyon TX
tx_tmds_freq	Antre	24	HDMI TX TMDS valè frekans revèy (nan 10 ms).
tx_os	Sòti	2	Ofampfaktè ling: • 0: 1x oversampling •1: 2× oversampling •2: 8x oversampling
txphy_rcfg_master_write	Sòti	1	TX rekonfigurasyon jesyon Avalon memwa-map koòdone nan abit transceiver.
txphy_rcfg_master_read	Sòti	1
txphy_rcfg_master_address	Sòti	12
txphy_rcfg_master_writedata	Sòti	32
txphy_rcfg_master_readdata	Antre	32
txphy_rcfg_master_waitrequest	Antre	1
tx_reconfig_done	Sòti	1	Endike ke pwosesis reconfiguration TX la fini.

HDMI TX Nwayo Siyal
tx_vid_clk_locked	Antre	1	Endike vid_clk ki estab.
txcore_ctrl	Antre	N*6	Entèfas kontwòl debaz HDMI TX. Nòt: N = piksèl pou chak revèy Gade nan Entèfas Sous seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
txcore_mode	Antre	1
txcore_audio_de	Antre	1	HDMI TX debaz entèfas odyo. Gade nan Entèfas Sous seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
txcore_audio_mute	Antre	1
txcore_audio_data	Antre	256
txcore_audio_info_ai	Antre	49
txcore_audio_N	Antre	20
txcore_audio_CTS	Antre	20
txcore_audio_metadata	Antre	166
txcore_audio_format	Antre	5
txcore_aux_ready	Sòti	1	HDMI TX nwayo entèfas oksilyè. Gade nan Entèfas Sous seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
txcore_aux_data	Antre	72
txcore_aux_sop	Antre	1
txcore_aux_eop	Antre	1

txcore_aux_valid	Antre	1
txcore_gcp	Antre	6	HDMI TX nwayo sideband siyal yo. Gade nan Entèfas Sous seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
txcore_info_avi	Antre	123
txcore_info_vsi	Antre	62
txcore_i2c_master_write	Antre	1	TX I2C mèt Avalon memwa-map koòdone nan I2C mèt andedan nwayo a TX. Nòt: Siyal sa yo disponib sèlman lè ou vire sou la Mete I2C paramèt.
txcore_i2c_master_read	Antre	1
txcore_i2c_master_address	Antre	4
txcore_i2c_master_writedata	Antre	32
txcore_i2c_master_readdata	Sòti	32
txcore_vid_data	Antre	N*48	HDMI TX nwayo pò videyo. Nòt: N = piksèl pou chak revèyRef er nan Entèfas Sous seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
txcore_vid_vsync	Antre	N
txcore_vid_hsync	Antre	N
txcore_vid_de	Antre	N
txcore_vid_ready	Sòti	1
txcore_vid_debòde	Sòti	1
txcore_vid_valid	Antre	1
txcore_frl_rate	Antre	4	SCDC enskri interfaces.
txcore_frl_pattern	Antre	16
txcore_frl_start	Antre	1
txcore_scrambler_enable	Antre	1
txcore_tbcr	Antre	1

I2C Siyal
nios_tx_i2c_sda_in	Sòti	1	TX I2C Mèt koòdone pou SCDC ak DDC soti nan processeur Nios II a nan tanpon pwodiksyon an. Nòt: Si ou vire sou la Mete I2C paramèt, siyal sa yo pral mete andedan nwayo a TX epi yo pa pral vizib nan nivo sa a.
nios_tx_i2c_scl_in	Sòti	1
nios_tx_i2c_sda_oe	Antre	1
nios_tx_i2c_scl_oe	Antre	1
nios_ti_i2c_sda_in	Sòti	1	TX I2C Mèt koòdone soti nan processeur Nios II a tanpon pwodiksyon an pou kontwole TI redriver sou kat pitit fi Bitec HDMI 2.1 FMC la.
nios_ti_i2c_scl_in	Sòti	1
nios_ti_i2c_sda_oe	Antre	1
nios_ti_i2c_scl_oe	Antre	1
hdmi_tx_i2c_sda	Antre	1	TX I2C interfaces pou SCDC ak DDC interfaces soti nan tanpon pwodiksyon an nan konektè HDMI TX la.
hdmi_tx_i2c_scl	Antre	1
hdmi_tx_ti_i2c_sda	Antre	1	Koòdone TX I2C soti nan tanpon pwodiksyon an nan redriver TI sou kat pitit fi Bitec HDMI 2.1 FMC la.
hdmi_tx_ti_i2c_scl	Antre	1

tx_hpd_req	Sòti	1	HDMI TX hotplug detekte interfaces.
hdmi_tx_hpd_n	Antre	1

Tablo 19. Siyal abit transceiver

Siyal	Direksyon	Lajè	Deskripsyon
clk	Antre	1	Rekonfigurasyon revèy. Revèy sa a dwe pataje menm revèy la ak blòk jesyon rekonfigirasyon yo.
reset	Antre	1	Reyajiste siyal. Reset sa a dwe pataje menm reset la ak blòk jesyon rekonfigirasyon yo.
rx_rcfg_en	Antre	1	RX rekonfigirasyon pèmèt siyal.
tx_rcfg_en	Antre	1	TX rekonfigirasyon pèmèt siyal.
rx_rcfg_ch	Antre	2	Endike ki chanèl yo dwe rekonfigire sou nwayo a RX. Siyal sa a dwe toujou rete afime.
tx_rcfg_ch	Antre	2	Endike ki chanèl yo dwe rekonfigire sou nwayo TX la. Siyal sa a dwe toujou rete afime.
rx_reconfig_mgmt_write	Antre	1	Rekonfigurasyon entèfas memwa Avalon ki soti nan jesyon rekonfigirasyon RX.
rx_reconfig_mgmt_read	Antre	1
rx_reconfig_mgmt_address	Antre	10
rx_reconfig_mgmt_writedata	Antre	32
rx_reconfig_mgmt_readdata	Sòti	32
rx_reconfig_mgmt_waitrequest	Sòti	1
tx_reconfig_mgmt_write	Antre	1	Rekonfigurasyon Avalon memwa-map interfaces soti nan jesyon an rekonfigirasyon TX.
tx_reconfig_mgmt_read	Antre	1
tx_reconfig_mgmt_address	Antre	10
tx_reconfig_mgmt_writedata	Antre	32
tx_reconfig_mgmt_readdata	Sòti	32
tx_reconfig_mgmt_waitrequest	Sòti	1
rekonfig_write	Sòti	1	Rekonfigurasyon Avalon memwa-map interfaces nan transceiver la.
reconfig_read	Sòti	1
reconfig_address	Sòti	10
reconfig_writedata	Sòti	32
rx_reconfig_readdata	Antre	32
rx_reconfig_waitrequest	Antre	1
tx_reconfig_readdata	Antre	1
tx_reconfig_waitrequest	Antre	1

rx_cal_busy	Antre	1	Kalibrasyon estati siyal ki soti nan transceiver RX la.
tx_cal_busy	Antre	1	Siyal estati kalibrasyon ki soti nan transceiver TX la.
rx_reconfig_cal_busy	Sòti	1	Kalibrasyon estati siyal pou RX transceiver PHY reset kontwòl la.
tx_reconfig_cal_busy	Sòti	1	Siyal estati kalibrasyon ki soti nan kontwòl reset PHY transceiver TX la.

Tablo 20. Siyal Link RX-TX

Siyal	Direksyon	Lajè	Deskripsyon
vid_clk	Antre	1	HDMI videyo revèy.
rx_vid_lock	Antre	3	Endike estati HDMI RX videyo fèmen.
rx_vid_valid	Antre	1	HDMI RX entèfas videyo.
rx_vid_de	Antre	N
rx_vid_hsync	Antre	N
rx_vid_vsync	Antre	N
rx_vid_data	Antre	N*48
rx_aux_eop	Antre	1	HDMI RX entèfas oksilyè.
rx_aux_sop	Antre	1
rx_aux_valid	Antre	1
rx_aux_data	Antre	72
tx_vid_de	Sòti	N	HDMI TX entèfas videyo. Nòt: N = piksèl pou chak revèy
tx_vid_hsync	Sòti	N
tx_vid_vsync	Sòti	N
tx_vid_data	Sòti	N * 48
tx_vid_valid	Sòti	1
tx_vid_pare	Antre	1
tx_aux_eop	Sòti	1	HDMI TX entèfas oksilyè.
tx_aux_sop	Sòti	1
tx_aux_valid	Sòti	1
tx_aux_data	Sòti	72
tx_aux_pare	Antre	1

Tablo 21. Siyal Sistèm Designer Platfòm yo

Siyal	Direksyon	Lajè	Deskripsyon
cpu_clk_in_clk_clk	Antre	1	CPU revèy.
cpu_rst_in_reset_reset	Antre	1	CPU reset.

edid_ram_slave_translator_avalon_anti_slave_0_address	Sòti	8	EDID RAM aksè entèfas.
edid_ram_slave_translator_avalon_anti_slave_0_write	Sòti	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Sòti	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Antre	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Sòti	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Antre	1
hdmi_i2c_master_i2c_serial_sda_in	Antre	1	I2C Master interfaces soti nan processeur Nios II a tanpon pwodiksyon an pou kontwòl DDC ak SCDC.
hdmi_i2c_master_i2c_serial_scl_in	Antre	1
hdmi_i2c_master_i2c_serial_sda_oe	Sòti	1
hdmi_i2c_master_i2c_serial_scl_oe	Sòti	1
redriver_i2c_master_i2c_serial_sda_in	Antre	1	I2C Master interfaces soti nan processeur Nios II a nan tanpon pwodiksyon an pou konfigirasyon anviwònman TI redriver.
redriver_i2c_master_i2c_serial_scl_in	Antre	1
redriver_i2c_master_i2c_serial_sda_oe	Sòti	1
redriver_i2c_master_i2c_serial_scl_oe	Sòti	1
pio_in0_external_connection_export	Antre	32	Paralèl entèfas pwodiksyon D'. • Bit 0: Konekte ak siyal user_dipsw pou kontwole mòd pasaj EDID. •Bit 1: demann TX HPD •Bit 2: TX transceiver pare •Bits 3: TX reconfiguration fè • Bits 4–7: rezève • Bits 8–11: pousantaj RX FRL • Bit 12: RX TMDS ti jan rapò revèy • Bits 13–16: RX FRL fèmen • Bits 17–20: Nivo RX FFE • Bit 21: aliyman RX fèmen

Siyal	Direksyon	Lajè	Deskripsyon
			•Bit 22: RX videyo fèmen • Bit 23: bouton pouse itilizatè 2 pou li rejis SCDC nan koule ekstèn • Bits 24–31: rezève
pio_out0_external_connection_export	Sòti	32	Paralèl entèfas pwodiksyon D'. •Bit 0: TX HPD rekonesans •Bit 1: inisyalizasyon TX fèt • Bits 2–7: rezève • Bits 8–11: pousantaj TX FRL • Bits 12–27: TX FRL modèl fòmasyon lyen • Bit 28: TX FRL kòmanse • Bits 29–31: rezève
pio_out1_external_connection_export	Sòti	32	Paralèl entèfas pwodiksyon D'. • Bit 0: RX EDID RAM aksè • Bit 1: RX FLT pare • Bits 2–7: rezève • Bits 8–15: konfigirasyon tès sous RX FRL • Bits 16–31: rezève

2.1. 1. Design RTL Paramèt
Sèvi ak HDMI TX ak RX Top RTL paramèt yo Customize konsepsyon an ansyenample.
Pifò nan paramèt konsepsyon yo disponib nan la Design Example onglet HDMI Intel FPGA IP paramèt editè a. Ou ka toujou chanje konsepsyon ansyen anample paramèt ou te fè nan editè paramèt la atravè paramèt RTL yo.
Tablo 22. HDMI RX Top Paramèt

Paramèt	Valè	Deskripsyon
SUPPORT_DEEP_COLOR	• 0: Pa gen koulè gwo twou san fon • : Koulè fon	Detèmine si nwayo a ka kode fòma koulè gwo twou san fon.
SUPPORT_AUXILIARY	• 0: Pa gen AUX •1: AUX	Detèmine si kodaj chanèl oksilyè a enkli.
SYMBOLS_PER_CLOCK	8	Sipòte 8 senbòl pou chak revèy pou aparèy Intel Arria 10.
SUPPORT_AUDIO	• 0: Pa gen odyo • 1: Odyo	Detèmine si nwayo a ka kode odyo.

EDID_RAM_ADDR_WIDTH	8 (valè default)	Jounal baz 2 nan gwosè EDID RAM.
BITEC_DAUGHTER_CARD_REV	•0: Pa vize okenn kat pitit fi Bitec HDMI •4: Sipòte Bitec HDMI kat pitit fi revizyon 4 •6: Vize Bitec HDMI kat pitit fi revizyon 6 • 11: Vize Bitec HDMI kat pitit fi revizyon 11 (default)	Espesifye revizyon kat pitit fi Bitec HDMI yo itilize a. Lè ou chanje revizyon an, konsepsyon an ka chanje chanèl transceiver yo epi ranvèse polarite a selon kondisyon kat pitit fi Bitec HDMI. Si ou mete paramèt BITEC_DAUGHTER_CARD_REV a 0, konsepsyon an pa fè okenn chanjman nan chanèl transceiver yo ak polarite a.
POLARITY_ENVERSION	• 0: Envèse polarite • 1: pa envèse polarite	Mete paramèt sa a sou 1 pou envèse valè chak bit nan done antre yo. Mete paramèt sa a sou 1 bay 4'b1111 nan pò rx_polinv transceiver RX la.

Tablo 23. HDMI TX Top Paramèt

Paramèt	Valè	Deskripsyon
USE_FPLL	1	Sipòte fPLL kòm TX PLL sèlman pou aparèy Intel Arria 10. Toujou mete paramèt sa a sou 1.
SUPPORT_DEEP_COLOR	•0: Pa gen koulè gwo twou san fon • 1: Koulè fon	Detèmine si nwayo a ka kode fòma koulè gwo twou san fon.
SUPPORT_AUXILIARY	• 0: Pa gen AUX • 1: AUX	Detèmine si kodaj chanèl oksilyè a enkli.
SYMBOLS_PER_CLOCK	8	Sipòte 8 senbòl pou chak revèy pou aparèy Intel Arria 10.
SUPPORT_AUDIO	• 0: Pa gen odyo • 1: Odyo	Detèmine si nwayo a ka kode odyo.
BITEC_DAUGHTER_CARD_REV	• 0: Pa vize okenn kat pitit fi Bitec HDMI • 4: Sipòte Bitec HDMI kat pitit fi revizyon 4 • 6: Vize Bitec HDMI kat pitit fi revizyon 6 • 11: Vize Bitec HDMI kat pitit fi revizyon 11 (default)	Espesifye revizyon kat pitit fi Bitec HDMI yo itilize a. Lè ou chanje revizyon an, konsepsyon an ka chanje chanèl transceiver yo epi ranvèse polarite a selon kondisyon kat pitit fi Bitec HDMI. Si ou mete paramèt BITEC_DAUGHTER_CARD_REV a 0, konsepsyon an pa fè okenn chanjman nan chanèl transceiver yo ak polarite a.
POLARITY_ENVERSION	• 0: Envèse polarite • 1: pa envèse polarite	Mete paramèt sa a sou 1 pou envèse valè chak bit nan done antre yo. Mete paramèt sa a sou 1 bay 4'b1111 nan pò tx_polinv transceiver TX la.

2.12. Enstalasyon Materyèl
HDMI FRL ki pèmèt konsepsyon example se HDMI 2.1 ki kapab ak fè yon demonstrasyon loopthrough pou yon kouran HDMI estanda videyo.
Pou fè tès pyès ki nan konpitè a, konekte yon aparèy ki pèmèt HDMI-tankou yon kat grafik ak koòdone HDMI-nan opinyon koule HDMI a. Konsepsyon an sipòte tou de HDMI 2.1 oswa HDMI 2.0/1.4b sous ak koule.

1. Lavabo HDMI a dekode pò a nan yon kouran videyo estanda epi voye li nan nwayo rekiperasyon revèy la.
2. Nwayo HDMI RX a dekode done videyo, oksilyè ak odyo yo dwe boukle tounen nan paralèl ak nwayo HDMI TX atravè DCFIFO la.
3. Pò sous HDMI kat pitit fi FMC transmèt imaj la nan yon monitè.

Nòt:
Si ou vle sèvi ak yon lòt tablo devlopman Intel FPGA, ou dwe chanje devwa aparèy yo ak devwa PIN yo. Yo teste anviwònman analòg transceiver la pou twous devlopman Intel Arria 10 FPGA ak kat pitit fi Bitec HDMI 2.1. Ou ka modifye anviwònman yo pou pwòp tablo ou.
Tablo 24. Bouton pouse sou tablo ak fonksyon ki ap dirije itilizatè yo

Pouse bouton/dirije	Fonksyon
cpu_resetn	Peze yon fwa pou fè sistèm reset.
user_dipsw	Itilizatè-defini switch DIP pou chanje mòd pasaj la. • OFF (pozisyon par défaut) = Passthrough HDMI RX sou FPGA a jwenn EDID a soti nan koule ekstèn epi prezante li nan sous ekstèn li konekte ak. • ON = Ou ka kontwole pousantaj RX maksimòm FRL a nan tèminal Nios II la. Kòmandman an modifye RX EDID pa manipile valè maksimòm FRL pousantaj. Gade nan Egzekisyon konsepsyon an nan diferan pousantaj FRL nan paj 33 pou plis enfòmasyon sou fikse diferan pousantaj FRL yo.
user_pb[0]	Peze yon fwa pou chanje siyal HPD a sou sous HDMI estanda.
user_pb[1]	Rezève.
user_pb[2]	Peze yon fwa pou li rejis SCDC ki soti nan koule ki konekte ak TX kat pitit fi Bitec HDMI 2.1 FMC la. Nòt: Pou pèmèt li, ou dwe mete DEBUG_MODE a 1 nan lojisyèl an.
USER_LED[0]	RX TMDS revèy PLL fèmen estati. •0 = Debloke • 1 = Fèmen
USER_LED[1]	RX transceiver estati pare. •0 = Pa pare • 1 = Pare
USER_LED[2]	RX lyen vitès revèy PLL, ak RX videyo ak FRL revèy PLL estati fèmen. • 0 = Swa youn nan PLL revèy RX a debloke • 1 = Tou de PLL revèy RX yo fèmen
USER_LED[3]	RX HDMI nwayo aliyman ak estati fèmen deskew. • 0 = Omwen 1 chanèl debloke • 1 = Tout chanèl yo fèmen
USER_LED[4]	RX HDMI estati videyo fèmen. • 0 = Debloke • 1 = Fèmen
USER_LED[5]	TX lyen vitès revèy PLL, ak TX videyo ak FRL revèy PLL estati fèmen. •0 = Swa youn nan PLL revèy TX la debloke • 1 = Tou de PLL revèy TX yo fèmen
USER_LED[6] USER_LED[7]	TX transceiver estati pare. • 0 = Pa pare • 1 = Pare Estati fòmasyon lyen TX. • 0 = Echwe • 1 = Pase

2.13. Simulation Testbench
Bann tès simulation simulation HDMI TX seri loopback nan nwayo RX la.
Nòt:
Bann tès simulation sa a pa sipòte pou desen ak paramèt Inclu I2C aktive.
Figi 19. HDMI Intel FPGA IP Simulation Testbench Blòk DyagramTablo 25. Eleman Testbench

Eleman	Deskripsyon
Videyo TPG	Dèlko modèl tès videyo (TPG) bay estimilis videyo a.
Odyo Sample Gen	Odyo a sample dèlko bay odyo sample stimulus. Dèlko a jenere yon modèl done tès ki ogmante pou transmèt atravè chanèl odyo a.
Aux Sample Gen	Aux sample dèlko bay ksilyè sample stimulus. Dèlko a jenere yon done fiks yo dwe transmèt soti nan transmetè a.

Tcheke CRC	Checker sa a verifye si frekans revèy refè transceiver TX la matche ak to done vle a.
Tcheke done odyo	Tcheke done odyo a konpare si wi ou non modèl done tès enkreman yo resevwa epi dekode kòrèkteman.
Tcheke done Aux	Tcheke done aux la konpare si wi ou non done aux espere resevwa epi dekode kòrèkteman sou bò reseptè a.

Bann tès simulation HDMI fè tès verifikasyon sa yo:

HDMI Karakteristik	Verifikasyon
Done videyo	• Bann tès la aplike CRC tcheke sou opinyon ak pwodiksyon videyo a. • Li tcheke valè CRC done transmèt yo kont CRC ki kalkile nan done videyo resevwa yo. • Bann tès la fè tcheke apre li fin detekte 4 siyal V-SYNC ki estab nan reseptè a.
Done oksilyè	• Aux sampdèlko jenere yon done fiks yo dwe transmèt soti nan transmetè a. • Sou bò reseptè a, dèlko a konpare si wi ou non done oksilyè espere yo resevwa ak dekode kòrèkteman.
Done odyo	•The odyo sampdèlko jenere yon modèl done tès enkreman yo dwe transmèt atravè chanèl odyo a. • Sou bò reseptè a, chèk done odyo tcheke ak konpare si modèl done tès enkreman yo resevwa ak dekode kòrèkteman.

Yon simulation siksè fini ak mesaj sa a:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# ODYO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulation pase
Tablo 26. HDMI Intel FPGA IP Design Egzample Sipòte Similatè

Similatè	Verilog HDL	VHDL
ModelSim – Intel FPGA edisyon/ ModelSim – Intel FPGA edisyon pou kòmanse	Wi	Wi
VCS/VCS MX	Wi	Wi
Riviera-PRO	Wi	Wi
Xcelium Paralèl	Wi	Non

2.14. Limit konsepsyon
Ou bezwen konsidere kèk limit lè enstansye konsepsyon HDMI 2.1 ansyen anample.

• TX pa kapab opere nan mòd TMDS lè li nan mòd ki pa pas. Pou teste nan mòd TMDS, aktive switch user_dipsw la tounen nan mòd passthrough.
• Pwosesè Nios II a dwe sèvi fòmasyon lyen TX la pou konplete san okenn entèripsyon nan lòt pwosesis.

2.15. Karakteristik debogaj
Sa a konsepsyon ansyenample bay sèten karakteristik debogaj pou ede w.
2.15.1. Lojisyèl debogaj mesaj
Ou ka vire sou mesaj la debogaj nan lojisyèl an pou ba ou asistans nan tan kouri.
Pou vire sou mesaj la debogaj nan lojisyèl an, swiv etap sa yo:

1. Chanje DEBUG_MODE a 1 nan script global.h la.
2. Kouri script/build_sw.sh sou Nios II Command Shell.
3. Repwograme lojisyèl ki te pwodwi/tx_control/tx_control.elf file pa kouri kòmandman an sou Nios II Command Shell:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Kouri kòmandman tèminal Nios II sou Nios II Command Shell:
   nios2-tèminal

Lè ou aktive mesaj debogaj la, enfòmasyon sa yo enprime soti:

• Anviwònman TI redriver sou tou de TX ak RX yo li epi parèt yon fwa apre pwogramasyon ELF file.
• Mesaj sitiyasyon pou konfigirasyon RX EDID ak pwosesis hotplug
• Rezolisyon avèk oswa san enfòmasyon sipò FRL ki sòti nan EDID sou koule ki konekte ak TX la. Enfòmasyon sa a parèt pou chak hotplug TX.
• Mesaj sitiyasyon pou pwosesis fòmasyon TX link pandan fòmasyon TX link.

2.15.2. Enfòmasyon SCDC ki soti nan Sink Connected to TX
Ou ka itilize karakteristik sa a pou jwenn enfòmasyon SCDC.

1. Kouri kòmand tèminal Nios II la sou Koki Kòmandman Nios II: nios2-terminal
2. Peze user_pb[2] sou twous devlopman Intel Arria 10 FPGA.

Lojisyèl la li epi montre enfòmasyon SCDC sou koule ki konekte ak TX sou tèminal Nios II la.
2.15.3. Mezi frekans revèy
Sèvi ak karakteristik sa a pou tcheke frekans lan pou diferan revèy yo.

1. Nan hdmi_rx_top ak hdmi_tx_top files, retire kòmantè "//`defini DEBUG_EN 1".
2. Ajoute siyal refclock_measure ki soti nan chak egzanp mr_rate_detect nan analizeur lojik Signal Tap pou jwenn frekans revèy chak revèy (nan dire 10 ms).
3. Konpile konsepsyon an ak siyal Tap Logic Analyzer.
4. Pwogram SOF la file epi kouri siyal Tap Logic Analyzer la.

Tablo 27. Revèy

Modil	mr_rate_detect Enstans	Revèy yo dwe mezire
hdmi_rx_top	rx_pll_tmds	RX CDR referans revèy 0
	rx_clk0_freq	Revèy transceiver RX soti nan kanal 0
	rx_vid_clk_freq	RX videyo revèy
	rx_frl_clk_freq	RX FRL revèy
	rx_hsync_freq	Frekans Hsync nan ankadreman videyo a resevwa
hdmi_tx_top	tx_clk0_freq	Revèy transceiver TX soti nan kanal 0
	vid_clk_freq	TX videyo revèy
	frl_clk_freq	TX FRL revèy
	tx_hsync_freq	Hsync frekans nan ankadreman an videyo yo dwe transmèt

2.16. Amelyore konsepsyon ou
Tablo 28. HDMI Design Egzample konpatibilite ak vèsyon lojisyèl Intel Quartus Prime Pro edisyon anvan an

Design Example Variant	Kapasite pou ajou ak Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 Design Example (Sipò FRL = 1)	Non

Pou nenpòt konsepsyon ki pa konpatib eksamples, ou bezwen fè bagay sa yo:

1. Jenere yon nouvo konsepsyon ansyenample nan vèsyon lojisyèl Intel Quartus Prime Pro Edition aktyèl la lè l sèvi avèk menm konfigirasyon konsepsyon ou ki egziste deja.
2. Konpare tout konsepsyon an ansyenample anyè ak desen an example te pwodwi lè l sèvi avèk vèsyon lojisyèl Intel Quartus Prime Pro Edition anvan an. Port sou chanjman yo jwenn.

HDMI 2.0 Design Example (Sipò FRL = 0)

HDMI Intel FPGA IP konsepsyon ansyen anample demontre yon egzanp HDMI paralèl loopback ki gen twa chanèl RX ak kat chanèl TX.
Tablo 29. HDMI Intel FPGA IP Design Egzample pou Intel Arria 10 Aparèy

Design Example	Done Pousantaj	Chanèl Mode	Kalite loopback
Arria 10 HDMI RX-TX retransmèt	< 6,000 Mbps	Senp	Paralèl ak tanpon FIFO

Karakteristik

• Konsepsyon an enstanye tanpon FIFO pou fè yon pasaj dirèk HDMI videyo ant koule HDMI ak sous la.
  
• Konsepsyon an sèvi ak estati ki ap dirije pou debogaj bonètage.
• Konsepsyon an vini ak opsyon RX ak TX sèlman.
• Konsepsyon an demontre ensèsyon ak filtraj nan ranje dinamik ak metriz (HDR) InfoFrame nan modil lyen RX-TX.
• Konsepsyon an demontre jesyon pasaj EDID soti nan yon koule HDMI ekstèn nan yon sous HDMI ekstèn lè deklanche pa yon evènman TX ploge cho.
• Konsepsyon an pèmèt kontwòl tan an nan DIP switch ak pouse bouton pou jere siyal debaz HDMI TX yo:
  — mòd siyal pou chwazi DVI oswa HDMI kode ankadreman videyo
  — info_avi[47], info_vsi[61], ak audio_info_ai[48] siyal yo chwazi transmisyon pake oksilyè atravè sidebands oswa pò done oksilyè

Enstans RX a resevwa yon sous videyo soti nan dèlko videyo ekstèn, epi done yo ale nan yon FIFO loopback anvan li transmèt nan egzanp TX la.
Ou bezwen konekte yon analizeur videyo ekstèn, monitè, oswa yon televizyon ki gen koneksyon HDMI ak nwayo TX la pou verifye fonksyonalite a.
3.1. HDMI 2.0 RX-TX retransmèt dyagram blòk konsepsyon
HDMI 2.0 RX-TX retransmèt konsepsyon eksample demontre loopback paralèl sou mòd chanèl senp pou HDMI Intel FPGA IP.
Figi 20. Dyagram blòk retransmèt HDMI RX-TX (Intel Quartus Prime Pro Edition)Figi 21. Dyagram blòk retransmèt HDMI RX-TX (Intel Quartus Prime Standard Edition)Enfòmasyon ki gen rapò
Jitter nan PLL Cascading oswa chemen revèy ki pa dedye pou Arria 10 PLL Referans Revèy Gade nan solisyon sa a pou solisyon si revèy konsepsyon ou yo fè eksperyans adisyonèl.
frison.
3.2. Kondisyon pyès ki nan konpitè ak lojisyèl
Intel itilize pyès ki nan konpitè ak lojisyèl sa yo pou teste konsepsyon ansyen anample.
Materyèl

• Intel Arria 10 GX FPGA Devlopman Twous
• Sous HDMI (Inite processeur grafik (GPU))
• HDMI koule (monitè)
• Kat pitit fi Bitec HDMI FMC 2.0 (Revizyon 11)
• HDMI câbles

Nòt:
Ou ka chwazi revizyon kat pitit fi Bitec HDMI ou a. Mete paramèt lokal BITEC_DAUGHTER_CARD_REV a 4, 6, oswa 11 nan nivo siperyè. file (a10_hdmi2_demo.v). Lè ou chanje revizyon an, konsepsyon an ka chanje chanèl transceiver yo epi ranvèse polarite a selon kondisyon kat pitit fi Bitec HDMI. Si ou mete paramèt BITEC_DAUGHTER_CARD_REV a 0, konsepsyon an pa fè okenn chanjman nan chanèl transceiver yo ak polarite a. Pou HDMI 2.1 konsepsyon examples, anba Design Example tab la, mete HDMI Daughter Card Revizyon nan swa Revizyon 9, Revizyon 4, oswa pa gen kat pitit fi. Valè default la se Revizyon 9.
Lojisyèl

• Intel Quartus Prime vèsyon 18.1 ak pita (pou tès pyès ki nan konpitè)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL sèlman)/VCS MX, oswa Xcelium Parallel similatè

3.3. Estrikti Anyè
Anyè yo genyen pwodwi yo files pou HDMI Intel FPGA IP konsepsyon example.
Figi 22. Estrikti Anyè pou Design ExampleTablo 30. Jenere RTL Files

Dosye	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Edisyon estanda Intel Quartus Prime)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
komen	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Tablo 31. Jenere Simulation Files
Ale nan seksyon Simulation Testbench pou plis enfòmasyon.

Dosye	Files
aldek	/aldec.do
	/rivierapro_setup.tcl
kadans	/cds.lib
	/hdl.var
	<katab cds_libs>

konseye	/ konseye.fè
	/msim_setup.tcl
synopsys	/vcs/filelis.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelyòm (Intel Quartus Prime Pro edisyon)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
komen (Intel Quartus Prime Pro edisyon)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Tablo 32.Generate lojisyèl Files

Dosye	Files
tx_control_src Nòt: Katab tx_control la tou gen kopi sa yo files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Konpozan Design
HDMI Intel FPGA IP konsepsyon ansyen anample mande konpozan sa yo.
Tablo 33. HDMI RX Top Eleman

Modil	Deskripsyon
Nwayo HDMI RX	IP a resevwa done seri ki soti nan Transceiver Native PHY a epi li fè aliyman done, dekodaj chanèl, dekodaj TMDS, dekodaj done oksilyè, dekodaj done videyo, dekodaj done odyo, ak dekodaj.
I2	I2C se koòdone ki itilize pou Sink Display Data Channel (DDC) ak Status and Data Channel (SCDC). Sous HDMI a sèvi ak DDC pou detèmine kapasite ak karakteristik koule a lè li li estrikti done Enhanced Extended Display Identification Data (E-EDID). • Adrès esklav 8-bit I2C pou E-EDID yo se 0xA0 ak 0xA1. LSB a endike kalite aksè a: 1 pou li ak 0 pou ekri. Lè yon evènman HPD rive, esklav I2C reponn a done E-EDID lè l li nan RAM sou chip la. • I2C esklav-sèlman kontwolè a sipòte tou SCDC pou operasyon HDMI 2.0. Adrès esklav 8-bit I2C pou SCDC a se 0xA8 ak 0xA9. Lè yon evènman HPD rive, esklav I2C fè tranzaksyon ekri oswa li nan oswa soti nan koòdone SCDC nan nwayo HDMI RX la. Nòt: Kontwolè I2C esklav-sèlman sa a pou SCDC pa obligatwa si HDMI 2.0b pa gen entansyon. Si ou vire sou la Mete I2C paramèt, blòk sa a pral enkli andedan nwayo a epi yo pa pral vizib nan nivo sa a.
EDID RAM	Konsepsyon an estoke enfòmasyon EDID yo lè l sèvi avèk nwayo IP 1-pò RAM la. Yon estanda de fil (revèy ak done) seri otobis pwotokòl (I2C esklav-sèlman kontwolè) transfere CEA-861-D Konfòme E-EDID estrikti done. RAM EDID sa a estoke enfòmasyon E-EDID la. Nòt: Si ou vire sou la Mete EDID RAM paramèt, blòk sa a pral enkli andedan nwayo a epi yo pa pral vizib nan nivo sa a.
IOPLL	IOPLL jenere revèy referans RX CDR, revèy vitès lyen, ak revèy videyo pou revèy TMDS k ap vini an. • Sòti revèy 0 (revèy referans CDR) • Sòti revèy 1 (Revèy vitès Link) • Sòti revèy 2 (revèy videyo) Nòt: Konfigirasyon IOPLL default la pa valab pou nenpòt rezolisyon HDMI. IOPLL a rkonfigire nan paramèt ki apwopriye yo lè yo mete kouran.
Transceiver PHY Reset Kontwolè	Transceiver PHY kontwolè reset la asire yon inisyalizasyon serye nan transceivers RX yo. Antre reset kontwolè sa a deklanche pa rekonfigurasyon RX a, epi li jenere siyal reset analòg ak dijital ki koresponn nan blòk PHY Native Transceiver la dapre sekans reset andedan blòk la.
RX natif natal PHY	Blòk transceiver difisil ki resevwa done seri ki soti nan yon sous videyo ekstèn. Li deserialize done seri yo nan done paralèl anvan yo pase done yo nan nwayo HDMI RX la.
Jesyon Rekonfigurasyon RX	Jesyon rekonfigirasyon RX ki aplike sikwi deteksyon pousantaj ak HDMI PLL pou kondwi transceiver RX a pou opere nan nenpòt pousantaj lyen abitrè ki sòti nan 250 Mbps a 6,000 Mbps. Gade Figi 23 nan paj 63 ki anba a.

IOPLL Rekonfigurasyon

Blòk rekonfigurasyon IOPLL fasilite rekonfigurasyon dinamik an tan reyèl nan PLL yo nan Intel FPGAs. Blòk sa a mete ajou frekans revèy pwodiksyon an ak Pleasant PLL an tan reyèl, san yo pa reconfigure tout FPGA la. Blòk sa a kouri nan 100 MHz nan aparèy Intel Arria 10. Akòz limit rekonfigirasyon IOPLL, aplike Quartus INI permit_nf_pll_reconfig_out_of_lock=on pandan jenerasyon IP reconfiguration IOPLL. Pou aplike Quartus INI, mete "permit_nf_pll_reconfig_out_of_lock=on" nan quartus.ini. file epi mete nan file anyè pwojè Intel Quartus Prime. Ou ta dwe wè yon mesaj avètisman lè ou modifye blòk rekonfigurasyon IOPLL (pll_hdmi_reconfig) nan lojisyèl Quartus Prime ak INI la. Nòt: San Quartus INI sa a, rekonfigirasyon IOPLL pa ka fini si IOPLL a pèdi lock pandan reconfiguration.

PIO

Blòk paralèl D'/Sortie (PIO) fonksyone kòm kontwòl, estati ak réinitialiser interfaces pou ale oswa pou soti nan CPU sou-sistèm.

Figi 23. Flux sekans rekonfigurasyon milti-pousantaj
Figi a montre koule sekans rekonfigirasyon milti-pousantaj kontwolè a lè li resevwa kouran done antre ak frekans revèy referans, oswa lè transceiver la debloke.Tablo 34. HDMI TX Top Eleman

Modil	Deskripsyon
Nwayo HDMI TX	Nwayo IP a resevwa done videyo ki soti nan nivo siperyè epi li fè kodaj TMDS, kodaj done oksilyè, kodaj done odyo, kodaj done videyo, ak kodaj.
I2C Mèt	I2C se koòdone ki itilize pou Sink Display Data Channel (DDC) ak Status and Data Channel (SCDC). Sous HDMI a sèvi ak DDC pou detèmine kapasite ak karakteristik koule a lè li li estrikti done Enhanced Extended Display Identification Data (E-EDID). • Kòm DDC, I2C Master li EDID ki soti nan koule ekstèn lan pou konfigirasyon enfòmasyon EDID EDID RAM nan HDMI RX Top oswa pou tretman videyo. • Kòm SCDC, mèt I2C transfere estrikti done SCDC soti nan sous FPGA nan koule ekstèn pou operasyon HDMI 2.0b. Pou egzanpample, si kouran done sòtan an pi wo pase 3,400 Mbps, processeur Nios II a kòmande mèt I2C pou mete ajou TMDS_BIT_CLOCK_RATIO ak SCRAMBLER_ENABLE bits nan enskri konfigirasyon SCDC koule a nan 1.
IOPLL	IOPLL bay revèy vitès lyen ak revèy videyo ki soti nan revèy TMDS k ap vini an. • Sòti revèy 1 (Revèy vitès Link) • Sòti revèy 2 (revèy videyo) Nòt: Konfigirasyon IOPLL default la pa valab pou nenpòt rezolisyon HDMI. IOPLL a rkonfigire nan paramèt ki apwopriye yo lè yo mete kouran.
Transceiver PHY Reset Kontwolè	Transceiver PHY kontwolè reset la asire yon inisyalizasyon serye nan transceivers TX yo. Antre reset kontwolè sa a deklanche soti nan nivo siperyè, epi li jenere siyal reset analòg ak dijital ki koresponn nan blòk PHY Native Transceiver la dapre sekans reset andedan blòk la. Siyal pwodiksyon tx_ready ki soti nan blòk sa a fonksyone tou kòm yon siyal reset nan HDMI Intel FPGA IP pou endike transceiver la ap fonksyone, epi li pare pou resevwa done ki soti nan nwayo a.
Transceiver Native PHY	Blòk transceiver difisil ki resevwa done paralèl ki soti nan nwayo HDMI TX ak seri done ki soti nan transmèt li. Koòdone rekonfigurasyon pèmèt nan blòk TX Native PHY pou demontre koneksyon ant TX Native PHY ak abit transceiver. Pa gen okenn rekonfigirasyon fèt pou TX Native PHY. Nòt: Pou satisfè egzijans entè-chanèl HDMI TX, mete opsyon mòd lyezon kanal TX nan editè paramèt Intel Arria 10 Transceiver Native PHY pou PMA ak PCS lyezon. Ou bezwen tou ajoute egzijans kontrent maksimòm skew (set_max_skew) nan siyal reset dijital ki soti nan kontwolè reset transceiver (tx_digitalreset) jan yo rekòmande nan la. Gid itilizatè Intel Arria 10 transceiver PHY.
TX PLL	Blòk PLL transmetè a bay seri rapid revèy pou blòk PHY Native Transceiver la. Pou sa a HDMI Intel FPGA IP konsepsyon example, fPLL yo itilize kòm TX PLL.
IOPLL Rekonfigurasyon	Blòk rekonfigurasyon IOPLL fasilite rekonfigurasyon dinamik an tan reyèl nan PLL yo nan Intel FPGAs. Blòk sa a mete ajou frekans revèy pwodiksyon an ak Pleasant PLL an tan reyèl, san yo pa reconfigure tout FPGA la. Blòk sa a kouri nan 100 MHz nan aparèy Intel Arria 10. Akòz limit rekonfigirasyon IOPLL, aplike Quartus INI permit_nf_pll_reconfig_out_of_lock=on pandan jenerasyon IP reconfiguration IOPLL. Pou aplike Quartus INI, mete "permit_nf_pll_reconfig_out_of_lock=on" nan quartus.ini. file epi mete nan file anyè pwojè Intel Quartus Prime. Ou ta dwe wè yon mesaj avètisman lè ou modifye blòk rekonfigurasyon IOPLL (pll_hdmi_reconfig) nan lojisyèl Intel Quartus Prime ak INI la. Nòt: San Quartus INI sa a, rekonfigirasyon IOPLL pa ka fini si IOPLL a pèdi lock pandan reconfiguration.
PIO	Blòk paralèl D'/Sortie (PIO) fonksyone kòm kontwòl, estati ak réinitialiser interfaces pou ale oswa pou soti nan CPU sou-sistèm.

Tablo 35. To Done Transceiver ak Oversampling Faktè pou Chak TMDS Revèy Frekans Ranje

Frekans revèy TMDS (MHz)	TMDS Bit revèy rapò	Ofampling Faktè	Pousantaj done transceiver (Mbps)
85–150	1	Pa aplikab	3400–6000
100–340	0	Pa aplikab	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Tablo 36. Blòk komen nan nivo siperyè

Modil

Deskripsyon

Abit transceiver

Blòk fonksyonèl jenerik sa a anpeche transceivers yo rekalibrasyon an menm tan lè swa RX oswa TX transceiver nan menm chanèl fizik la mande pou rekonfigirasyon. Rekalibrasyon an similtane afekte aplikasyon kote transceiver RX ak TX nan menm kanal la asiyen nan aplikasyon IP endepandan. Abit transceiver sa a se yon ekstansyon nan rezolisyon an rekòmande pou fusion simplex TX ak simplex RX nan menm chanèl fizik la. Abit transceiver sa a ede tou nan fusion ak arbitrage demann rekonfigirasyon Avalon-MM RX ak TX ki vize transceiver senp RX ak TX nan yon chanèl kòm pò koòdone rekonfigirasyon transceiver yo sèlman ka jwenn aksè sekans. Koneksyon koòdone ant abit transceiver la ak blòk TX/RX natif natal PHY/PHY Reset Controller nan konsepsyon sa a ansyenample demontre yon mòd jenerik ki aplike pou nenpòt konbinezon IP lè l sèvi avèk abit transceiver la. Abit transceiver la pa obligatwa lè yo itilize sèlman swa RX oswa TX transceiver nan yon kanal. Abit transceiver la idantifye moun ki fè demann lan nan yon rekonfigirasyon atravè koòdone rekonfigirasyon Avalon-MM li yo epi asire ke tx_reconfig_cal_busy korespondan oswa rx_reconfig_cal_busy yo gated kòmsadwa. Pou aplikasyon HDMI, sèlman RX inisye reconfiguration. Lè yo canalize demann rekonfigurasyon Avalon-MM la atravè abit la, abit la idantifye demann rekonfigurasyon an soti nan RX a, ki Lè sa a, pòtay tx_reconfig_cal_busy soti nan revandike epi pèmèt rx_reconfig_cal_busy revandike. Ging la anpeche transceiver TX la deplase nan mòd kalibrasyon san entansyonèl.

	Nòt: Paske HDMI sèlman mande pou rekonfigirasyon RX, siyal tx_reconfig_mgmt_* yo mare. Epitou, koòdone Avalon-MM pa obligatwa ant abit la ak blòk TX Native PHY la. Blòk yo asiyen nan koòdone nan konsepsyon ansyen anample pou demontre koneksyon jenerik abit transceiver ak TX/RX Natif PHY/PHY Reset Controller.
Lyen RX-TX	• Pwodiksyon done videyo ak siyal senkronizasyon ki soti nan bouk debaz HDMI RX atravè yon DCFIFO atravè domèn revèy videyo RX ak TX. • Pake Kontwòl Jeneral (GCP), InfoFrames (AVI, VSI ak AI), done oksilyè, ak bouk done odyo atravè DCFIFO atravè domèn revèy vitès lyen RX ak TX. • Pò done oksilyè nan nwayo HDMI TX la kontwole done oksilyè ki koule nan DCFIFO nan backpressure. Backpressure a asire pa gen okenn pake oksilyè enkonplè sou pò done oksilyè a. • Blòk sa a fè filtraj ekstèn tou: — Filtre done odyo ak pake rejenerasyon revèy odyo ki soti nan kouran done oksilyè anvan yo transmèt nan pò done oksilyè debaz HDMI TX la. Nòt: Pou enfim filtraj sa a, peze user_pb[2]. Pèmèt filtraj sa a pou asire ke pa gen okenn kopi done odyo ak pake rejenerasyon revèy odyo nan kouran done oksilyè retransmèt la. — Filtre High Dynamic Range (HDR) InfoFrame ki soti nan done oksilyè HDMI RX a epi mete yon ansyenample HDR InfoFrame nan done oksilyè HDMI TX la atravè multiplexeur Avalon ST.
CPU Sou-Sistèm	Sou-sistèm CPU a fonksyone kòm contrôleur SCDC ak DDC, ak kontwolè reconfiguration sous. • Sous kontwolè SCDC a gen kontwolè mèt I2C. Kontwolè mèt I2C transfere estrikti done SCDC soti nan sous FPGA nan koule ekstèn pou operasyon HDMI 2.0b. Pou egzanpample, si kouran done sòtan an se 6,000 Mbps, processeur Nios II a kòmande kontwolè mèt I2C pou mete ajou TMDS_BIT_CLOCK_RATIO ak SCRAMBLER_ENABLE bits nan enskri konfigirasyon TMDS koule a nan 1. • Menm mèt I2C la tou transfere estrikti done DDC (E-EDID) ant sous HDMI ak koule ekstèn. • CPU Nios II aji kòm kontwolè reconfiguration pou sous HDMI a. CPU a depann sou deteksyon pousantaj peryodik ki soti nan modil Jesyon Rekonfigurasyon RX a pou detèmine si TX a mande pou rekonfigirasyon. Tradiktè esklav Avalon-MM la bay koòdone ant koòdone mèt Nios II processeur Avalon-MM ak koòdone esklav Avalon-MM IOPLL sous HDMI ak TX Native PHY. • Koule sekans reconfiguration pou TX se menm jan ak RX, eksepte ke PLL ak transceiver reconfiguration ak sekans reset la fèt an sekans. Gade Figi 24 nan paj 67.

Figi 24. Koule Sekans Rekonfigurasyon
Figi a montre koule lojisyèl Nios II ki enplike kontwòl yo pou mèt I2C ak sous HDMI.3.5. Ranje dinamik ak metriz (HDR) Ensèsyon ak filtraj InfoFrame
HDMI Intel FPGA IP konsepsyon ansyen anample gen ladann yon demonstrasyon de ensèsyon HDR InfoFrame nan yon sistèm loopback RX-TX.
HDMI Spesifikasyon vèsyon 2.0b pèmèt Dynamic Range ak Mastering InfoFrame yo dwe transmèt atravè kouran oksilyè HDMI. Nan demonstrasyon an, blòk Ensèsyon Done Oksilyè a sipòte ensèsyon HDR la. Ou bezwen sèlman fòma pake HDR InfoFrame ki gen entansyon an jan sa espesifye nan tablo lis siyal modil la epi sèvi ak modil Kontwòl Ensèsyon AUX yo bay la pou planifye ensèsyon HDR InfoFrame a yon fwa chak ankadreman videyo.
Nan ansyen sa aampkonfigirasyon an, nan ka kote kouran oksilyè k ap vini an deja gen ladan HDR InfoFrame, kontni HDR ki difize a filtre. Filtraj la evite konfli HDR InfoFrames yo dwe transmèt epi asire ke se sèlman valè yo espesifye nan HDR S la.ample Modil Done yo itilize.
Figi 25. Lyen RX-TX ak Range dinamik ak metrize Ensèsyon InfoFrame
Figi a montre dyagram blòk lyen RX-TX ki gen ladan Dynamic Range ak Mastering InfoFrame ensèsyon nan kouran oksilyè debaz HDMI TX la.
Tablo 37. Blòk Ensèsyon Done Oksilyè (altera_hdmi_aux_hdr) Siyal

Siyal	Direksyon	Lajè	Deskripsyon
Revèy ak Reyajiste
clk	Antre	1	Antre revèy. Revèy sa a ta dwe konekte ak revèy vitès lyen an.
reset	Antre	1	Reyajiste opinyon.

Oksilyè pake jeneratè ak siyal multiplexeur
multiplexer_out_data	Sòti	72	Avalon difizyon pwodiksyon soti nan multiplexeur la.
multiplexer_out_valid	Sòti	1
multiplexer_out_ready	Sòti	1
multiplexer_out_startofpacket	Sòti	1
multiplexer_out_endofpacket	Sòti	1
multiplexer_out_channel	Sòti	11
multiplexer_nan_data	Antre	72	Avalon difizyon opinyon nan pò In1 nan multiplexeur la. HDMI TX Videyo Vsync. Siyal sa a ta dwe senkronize nan domèn revèy vitès lyen an. Nwayo a mete HDR InfoFrame nan kouran oksilyè nan kwen k ap monte nan siyal sa a.
multiplexer_in_valid	Antre	1
multiplexer_in_ready	Antre	1
multiplexer_in_startofpacket	Antre	1
multiplexer_in_endofpacket hdmi_tx_vsync	Antre Antre	1 1

Tablo 38. Modil Done HDR (altera_hdmi_hdr_infoframe) Siyal

Siyal	Direksyon	Lajè	Deskripsyon
hb0	Sòti	8	Header byte 0 nan Dynamic Range ak Mastering InfoFrame: Kòd tip InfoFrame.
hb1	Sòti	8	Header byte 1 nan Dynamic Range ak Mastering InfoFrame: Nimewo vèsyon InfoFrame.
hb2	Sòti	8	Header byte 2 nan seri dinamik ak metriz InfoFrame: Longè InfoFrame.
pb	Antre	224	Done byte nan Dynamic Range ak Mastering InfoFrame.

Tablo 39. Ranje dinamik ak metriz InfoFrame Done Byte Bundle Bit-Jaden

Bit-Jaden	Definisyon	Estatik Metadata Kalite 1
7:0	Done Byte 1: {5'h0, EOTF[2:0]}
15:8	Done Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Done Byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Done Byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Done Byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Done Byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Done Byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Done Byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Done Byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Done Byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Done Byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Done Byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Done Byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Done Byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Done Byte 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Done Byte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Done Byte 17: Static_Metadata_Descriptor	white_point_y, LSB

143:136	Done Byte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Done Byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Done Byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Done Byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Done Byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Done Byte 23: Static_Metadata_Descriptor	Maksimòm Nivo Limyè kontni, LSB
191:184	Done Byte 24: Static_Metadata_Descriptor	Nivo Limyè kontni maksimòm, MSB
199:192	Done Byte 25: Static_Metadata_Descriptor	Maksimòm Nivo Limyè Ankadreman an mwayèn, LSB
207:200	Done Byte 26: Static_Metadata_Descriptor	Maksimòm Nivo Limyè Frame-mwayèn, MSB
215:208	Rezève
223:216	Rezève

Enfim Ensèsyon HDR ak Filtrage
Enfimite ensèsyon HDR ak filtre pèmèt ou verifye retransmisyon kontni HDR ki deja disponib nan kouran oksilyè sous la san okenn modifikasyon nan konsepsyon RX-TX Retransmit ansyen an.ample.
Pou enfim ensèsyon ak filtraj HDR InfoFrame:

1. Mete block_ext_hdr_infoframe a 1'b0 nan rxtx_link.v la file pou anpeche filtraj HDR InfoFrame a soti nan kouran Oksilyè a.
2. Mete multiplexer_in0_valid nan egzanp avalon_st_multiplexer nan altera_hdmi_aux_hdr.v la file a 1'b0 pou anpeche Jeneratè Pake Oksilyè a fòme ak insert HDR InfoFrame adisyonèl nan kouran TX Oksilyè a.
   

3.6. Revèy Scheme
Konplo revèy la montre domèn revèy yo nan konsepsyon HDMI Intel FPGA IP ansyenample.
Figi 26. HDMI Intel FPGA IP Design Egzample Clocking Scheme (Intel Quartus Prime Pro Edition)Figi 27. HDMI Intel FPGA IP Design Egzample Clocking Scheme (Intel Quartus Prime Standard Edition)Tablo 40. Siyal konplo a

Revèy	Non siyal nan konsepsyon	Deskripsyon
TX IOPLL/ TX PLL Referans Revèy 1	hdmi_clk_in	Referans revèy pou TX IOPLL ak TX PLL. Frekans revèy la se menm jan ak frekans revèy TMDS espere soti nan kanal revèy HDMI TX TMDS la. Pou sa a HDMI Intel FPGA IP konsepsyon example, revèy sa a konekte ak revèy RX TMDS pou rezon demonstrasyon. Nan aplikasyon w lan, ou bezwen bay yon revèy dedye ak frekans revèy TMDS ki soti nan yon osilator pwogramasyon pou pi bon pèfòmans jitter. Nòt: Pa sèvi ak yon peny transceiver RX kòm yon revèy referans TX PLL. Konsepsyon ou a pap anfòm si ou mete refclk HDMI TX la sou yon peny RX.
TX Transceiver Clock Out	tx_clk	Revèy soti refè soti nan transceiver la, ak frekans lan varye depann sou pousantaj done a ak senbòl pou chak revèy. TX transceiver revèy soti frekans = to done transceiver / (Senbòl pou chak revèy * 10)
TX PLL seri revèy	tx_bonding_clocks	Serial rapid revèy ki te pwodwi pa TX PLL. Se frekans revèy la mete ki baze sou pousantaj done yo.
TX/RX Link Vitès Revèy	ls_clk	Lyen vitès revèy. Frekans revèy vitès lyen an depann de frekans revèy TMDS espere, oversampling faktè, senbòl pou chak revèy, ak rapò TMDS bit revèy.

		TMDS Bit Clock Rapò	Link vitès revèy frekans
		0	TMDS frekans revèy/ Senbòl pou chak revèy
		1	TMDS frekans revèy * 4 / Senbòl pou chak revèy
TX/RX Videyo Revèy	vid_clk	Videyo done revèy. Se frekans revèy done videyo ki sòti nan revèy vitès lyen TX ki baze sou pwofondè koulè.
		TMDS Bit Clock Rapò	Videyo Done Revèy Frekans
		0	TMDS revèy / Senbòl pou chak revèy / Faktè pwofondè koulè
		1	TMDS revèy * 4 / Senbòl pou chak revèy / Faktè pwofondè koulè
		Bits pou chak koulè	Koulè Pwofondè Faktè
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS Revèy	tmds_clk_in	TMDS chanèl revèy soti nan HDMI RX a ak konekte nan revèy referans a IOPLL la.
RX CDR referans revèy 0 / TX PLL referans revèy 0	fr_clk	Revèy referans gratis nan RX CDR ak TX PLL. Revèy sa a obligatwa pou kalibrasyon pouvwa-up.
RX CDR Referans Revèy 1	iopll_outclk0	Referans revèy nan RX CDR nan transceiver RX.
		Done Pousantaj	RX Referans Revèy Frekans
		Pousantaj done <1 Gbps	5 × TMDS frekans revèy
		1 Gbps< Done pousantaj <3.4 Gbps	TMDS frekans revèy
		Pousantaj done> 3.4 Gbps	4 × TMDS frekans revèy
		• Done Pousantaj <1 Gbps: Pou oversampling pou satisfè egzijans pousantaj done minimòm transceiver. • Done Pousantaj >3.4 Gbps: Pou konpanse pou pousantaj TMDS ak rapò revèy 1/40 pou kenbe pousantaj done transceiver a rapò revèy nan 1/10. Nòt: Pa sèvi ak yon peny transceiver RX kòm yon revèy referans CDR. Konsepsyon ou a ap echwe si ou mete HDMI RX refclk la sou yon PIN RX.
RX Transceiver Clock Out	rx_clk	Revèy soti refè soti nan transceiver la, ak frekans lan varye depann sou pousantaj done a ak senbòl pou chak revèy. RX transceiver revèy soti frekans = to done transceiver/ (Senbòl pou chak revèy * 10)
Revèy Jesyon	mgmt_clk	Yon revèy 100 MHz gratis pou konpozan sa yo:

		• Avalon-MM entèfas pou reconfiguration — Kondisyon pou ranje frekans lan se ant 100-125 MHz. •, PHY reset kontwolè pou sekans reset transceiver — Kondisyon ranje frekans lan se ant 1-500 MHz. • IOPLL Rekonfigurasyon — Frekans maksimòm revèy la se 100 MHz. • RX Rekonfigurasyon pou jesyon • CPU • I2C Mèt
I2C Revèy	i2c_clk	Yon opinyon revèy 100 MHz ki revèy I2C esklav, SCDC anrejistre nan nwayo HDMI RX a, ak EDID RAM.

Enfòmasyon ki gen rapò

• Sèvi ak Transceiver RX Pin kòm CDR Referans Revèy
• Sèvi ak Transceiver RX Pin kòm TX PLL Referans Revèy

3.7. Siyal koòdone
Tablo yo lis siyal yo pou HDMI Intel FPGA IP konsepsyon ansyen anample.
Tablo 41. Siyal Top Nivo

Siyal	Direksyon	Lajè	Deskripsyon
On-board oscillator siyal
clk_fpga_b3_p	Antre	1	100 MHz gratis kouri revèy pou revèy referans debaz
REFCLK_FMCB_P (Edisyon Intel Quartus Prime Pro)	Antre	1	625 MHz gratis kouri revèy pou revèy referans transceiver; revèy sa a kapab nenpòt frekans

Bouton pouse itilizatè ak LED
user_pb	Antre	1	Pouse bouton pou kontwole fonksyon konsepsyon HDMI Intel FPGA IP
cpu_resetn	Antre	1	Reset mondyal
user_led_g	Sòti	4	Green ekspozisyon dirije Ale nan Enstalasyon Materyèl nan paj 89 pou plis enfòmasyon sou fonksyon LED yo.
user_led_r	Sòti	4	Wouj ekspozisyon dirije Ale nan Enstalasyon Materyèl nan paj 89 pou plis enfòmasyon sou fonksyon LED yo.

Pinch kat pitit fi HDMI FMC sou pò FMC B
fmcb_gbtclk_m2c_p_0	Antre	1	HDMI RX TMDS revèy
fmcb_dp_m2c_p	Antre	3	HDMI RX chanèl done wouj, vèt ak ble • Kat pitit fi Bitec revizyon 11 — [0]: RX TMDS Chèn 1 (vèt) — [1]: RX TMDS Chèn 2 (Wouj) — [2]: RX TMDS Chèn 0 (Ble) • Kat pitit fi Bitec revizyon 4 oswa 6 — [0]: RX TMDS Chèn 1 (Vèt)— polarite Envèse — [1]: RX TMDS Chèn 0 (Ble)— polarite Envèse — [2]: RX TMDS Chèn 2 (Wouj) — polarite Envèse
fmcb_dp_c2m_p	Sòti	4	HDMI TX revèy, chanèl done wouj, vèt ak ble • Kat pitit fi Bitec revizyon 11 — [0]: TX TMDS Chèn 2 (Wouj) — [1]: TX TMDS Chèn 1 (vèt) — [2]: TX TMDS Chèn 0 (Ble) — [3]: TX TMDS Clock Channel • Kat pitit fi Bitec revizyon 4 oswa 6 — [0]: TX TMDS Clock Channel — [1]: TX TMDS Chèn 0 (Ble) — [2]: TX TMDS Chèn 1 (vèt) — [3]: TX TMDS Chèn 2 (Wouj)
fmcb_la_rx_p_9	Antre	1	HDMI RX + 5V pouvwa detekte
fmcb_la_rx_p_8	Inout	1	HDMI RX ploge cho detekte
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA pou DDC ak SCDC
fmcb_la_tx_p_10	Antre	1	HDMI RX I2C SCL pou DDC ak SCDC
fmcb_la_tx_p_12	Antre	1	HDMI TX ploge cho detekte
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA pou DDC ak SCDC
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL pou DDC ak SCDC
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA pou kontwòl redriver
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL pou kontwòl redriver

Tablo 42. HDMI RX siyal wo nivo

Siyal	Direksyon	Lajè	Deskripsyon
Revèy ak Reyajiste siyal yo
mgmt_clk	Antre	1	Antre revèy sistèm (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Antre	1	Revèy kouri gratis (625 MHz) pou revèy referans prensipal transceiver. Revèy sa a obligatwa pou kalibrasyon transceiver pandan eta pouvwa-up. Revèy sa a kapab nenpòt frekans.
reset	Antre	1	Sistèm reset D '

Siyal	Direksyon	Lajè	Deskripsyon
Revèy ak Reyajiste siyal yo
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Antre	1	Antre reset transceiver. Se siyal sa a afime pandan revèy referans pwosesis chanje (soti nan revèy kouri gratis nan revèy TMDS) nan eta pouvwa-up.
tmds_clk_in	Antre	1	HDMI RX TMDS revèy
i2c_clk	Antre	1	Antre revèy pou koòdone DDC ak SCDC
vid_clk_out	Sòti	1	Pwodiksyon revèy videyo
ls_clk_out	Sòti	1	Lyen vitès revèy pwodiksyon
sys_init	Sòti	1	Inisyalizasyon sistèm pou reset sistèm nan lè pouvwa-up

RX Transceiver ak siyal IOPLL
rx_serial_data	Antre	3	HDMI done seri pou RX Native PHY la
gxb_rx_ready	Sòti	1	Endike RX Native PHY pare
gxb_rx_cal_busy_out	Sòti	3	RX Native PHY alibrasyon okipe abit transceiver la
gxb_rx_cal_busy_in	Antre	3	Kalibrasyon siyal okipe soti nan abit transceiver a RX Native PHY la
iopll_locked	Sòti	1	Endike IOPLL fèmen
gxb_reconfig_write	Antre	3	Konfigirasyon transceiver koòdone Avalon-MM soti nan RX Native PHY a nan abit transceiver la
gxb_reconfig_read	Antre	3
gxb_reconfig_address	Antre	30
gxb_reconfig_writedata	Antre	96
gxb_reconfig_readdata	Sòti	96
gxb_reconfig_waitrequest	Sòti	3

Jesyon Rekonfigurasyon RX
rx_reconfig_en	Sòti	1	RX Rekonfigurasyon pèmèt siyal
mezi	Sòti	24	HDMI RX TMDS mezi frekans revèy (nan 10 ms)
mezi_valid	Sòti	1	Endike siyal mezi a valab
os	Sòti	1	Ofampfaktè ling: • 0: Pa gen oversampling • 1: 5× oversampling
reconfig_mgmt_write	Sòti	1	Jesyon reconfiguration RX koòdone memwa-map Avalon pou abit transceiver
reconfig_mgmt_read	Sòti	1
reconfig_mgmt_address	Sòti	12

reconfig_mgmt_writedata	Sòti	32
reconfig_mgmt_readdata	Antre	32
reconfig_mgmt_waitrequest	Antre	1

HDMI RX Nwayo Siyal
TMDS_Bit_clock_Ratio	Sòti	1	SCDC enskri interfaces
odyo_de	Sòti	1	HDMI RX debaz entèfas odyo Ale nan seksyon Entèfas Lavabo nan Gid Itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
done_odyo	Sòti	256
odyo_info_ai	Sòti	48
odyo_N	Sòti	20
odyo_CTS	Sòti	20
odyo_metadata	Sòti	165
odyo_format	Sòti	5
aux_pkt_data	Sòti	72	HDMI RX nwayo entèfas oksilyè Ale nan seksyon Entèfas Lavabo nan Gid Itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
aux_pkt_addr	Sòti	6
aux_pkt_wr	Sòti	1
aux_data	Sòti	72
aux_sop	Sòti	1
aux_eop	Sòti	1
aux_valid	Sòti	1
aux_error	Sòti	1
gcp	Sòti	6	HDMI RX nwayo sideband siyal yo Ale nan seksyon Entèfas Lavabo nan Gid Itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
info_avi	Sòti	112
info_vsi	Sòti	61
colordepth_mgmt_sync	Sòti	2
vid_data	Sòti	N*48	HDMI RX nwayo pò videyo Nòt: N = senbòl pou chak revèy Gade nan Entèfas koule seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
vid_vsync	Sòti	N
vid_hsync	Sòti	N
vid_de	Sòti	N
mòd	Sòti	1	HDMI RX debaz kontwòl ak pò estati yo Nòt: N = senbòl pou chak revèy Gade nan Entèfas koule seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
ctrl	Sòti	N*6
fèmen	Sòti	3
vid_lock	Sòti	1
nan_5v_pouvwa	Antre	1	HDMI RX 5V detekte ak hotplug detekte al gade nan Entèfas koule seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	HDMI RX DDC ak SCDC koòdone
hdmi_rx_i2c_scl	Inout	1

RX EDID RAM siyal
edid_ram_access	Antre	1	HDMI RX EDID RAM aksè koòdone. Afime edid_ram_access lè ou vle ekri oswa li nan EDID RAM la, sinon siyal sa a ta dwe kenbe ba.
edid_ram_address	Antre	8
edid_ram_write	Antre	1
edid_ram_read	Antre	1
edid_ram_readdata	Sòti	8
edid_ram_writedata	Antre	8
edid_ram_waitrequest	Sòti	1

Tablo 43. Siyal wo nivo HDMI TX

Siyal	Direksyon	Lajè	Deskripsyon
Revèy ak Reyajiste siyal yo
mgmt_clk	Antre	1	Antre revèy sistèm (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Antre	1	Revèy kouri gratis (625 MHz) pou revèy referans prensipal transceiver. Revèy sa a obligatwa pou kalibrasyon transceiver pandan eta pouvwa-up. Revèy sa a kapab nenpòt frekans.
reset	Antre	1	Sistèm reset D '
hdmi_clk_in	Antre	1	Referans revèy pou TX IOPLL ak TX PLL. Frekans revèy la se menm jan ak frekans revèy TMDS la.
vid_clk_out	Sòti	1	Pwodiksyon revèy videyo
ls_clk_out	Sòti	1	Lyen vitès revèy pwodiksyon
sys_init	Sòti	1	Inisyalizasyon sistèm pou reset sistèm nan lè pouvwa-up
reset_xcvr	Antre	1	Reyajiste nan transceiver TX
reset_pll	Antre	1	Reyajiste nan IOPLL ak TX PLL
reset_pll_reconfig	Sòti	1	Reyajiste nan reconfiguration PLL

TX Transceiver ak siyal IOPLL
tx_serial_data	Sòti	4	HDMI seri done ki soti nan TX Native PHY la
gxb_tx_ready	Sòti	1	Endike TX Native PHY pare
gxb_tx_cal_busy_out	Sòti	4	TX Native PHY kalibrasyon siyal okipe bay abit transceiver la
gxb_tx_cal_busy_in	Antre	4	Kalibrasyon siyal okipe soti nan abit transceiver la nan TX Native PHY la

TX Transceiver ak siyal IOPLL
iopll_locked	Sòti	1	Endike IOPLL fèmen
txpll_locked	Sòti	1	Endike TX PLL fèmen
gxb_reconfig_write	Antre	4	Rekonfigurasyon transceiver koòdone memwa-map Avalon soti nan TX Native PHY a nan abit transceiver la
gxb_reconfig_read	Antre	4
gxb_reconfig_address	Antre	40
gxb_reconfig_writedata	Antre	128
gxb_reconfig_readdata	Sòti	128
gxb_reconfig_waitrequest	Sòti	4

TX IOPLL ak TX PLL Rekonfigurasyon siyal yo
pll_reconfig_write/ tx_pll_reconfig_write	Antre	1	TX IOPLL/TX PLL rekonfigirasyon entèfas memwa-map Avalon
pll_reconfig_read/tx_pll_reconfig_read	Antre	1
pll_reconfig_address/tx_pll_reconfig_address	Antre	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Antre	32
pll_reconfig_readdata/tx_pll_reconfig_readdata	Sòti	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Sòti	1
os	Antre	2	Ofampfaktè ling: • 0: Pa gen oversampling • 1: 3× oversampling • 2: 4× oversampling • 3: 5× oversampling
mezi	Antre	24	Endike frekans revèy TMDS rezolisyon videyo transmèt la.

HDMI TX Nwayo Siyal
ctrl	Antre	6*N	HDMI TX entèfas kontwòl nwayo Nòt: N = Senbòl pou chak revèy Gade nan seksyon Entèfas Sous nan HDMI Intel FPGA IP Itilizatè Gid pou plis enfòmasyon.
mòd	Antre	1
TMDS_Bit_clock_Ratio	Antre	1	SCDC enskri interfaces Ale nan seksyon Entèfas Sous nan Gid Itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
Scrambler_Enable	Antre	1
odyo_de	Antre	1	HDMI TX debaz entèfas odyo Gade nan Entèfas Sous seksyon nan Gid itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
audio_mute	Antre	1
done_odyo	Antre	256
kontinye…

HDMI TX Nwayo Siyal
odyo_info_ai	Antre	49
odyo_N	Antre	22
odyo_CTS	Antre	22
odyo_metadata	Antre	166
odyo_format	Antre	5
i2c_master_write	Antre	1	TX I2C mèt Avalon memwa-map koòdone nan I2C mèt andedan nwayo a TX. Nòt: Siyal sa yo disponib sèlman lè ou vire sou la Mete I2C paramèt.
i2c_master_read	Antre	1
i2c_master_address	Antre	4
i2c_master_writedata	Antre	32
i2c_master_readdata	Sòti	32
aux_pare	Sòti	1	HDMI TX nwayo entèfas oksilyè Ale nan seksyon Entèfas Sous nan Gid Itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
aux_data	Antre	72
aux_sop	Antre	1
aux_eop	Antre	1
aux_valid	Antre	1
gcp	Antre	6	HDMI TX nwayo sideband siyal yo Ale nan seksyon Entèfas Sous nan Gid Itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
info_avi	Antre	113
info_vsi	Antre	62
vid_data	Antre	N*48	HDMI TX nwayo pò videyo Remak: N = senbòl pou chak revèy Ale nan seksyon Entèfas Sous nan Gid Itilizatè HDMI Intel FPGA IP pou plis enfòmasyon.
vid_vsync	Antre	N
vid_hsync	Antre	N
vid_de	Antre	N

I2C ak ploge cho detekte siyal yo
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Nòt: Lè ou vire sou la Mete I2C paramèt, siyal sa a mete nan nwayo a TX epi yo pa pral vizib nan nivo sa a.	Sòti	1	I2C Mèt Avalon entèfas memwa-map
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Nòt: Lè ou vire sou la Mete I2C paramèt, siyal sa a mete nan nwayo a TX epi yo pa pral vizib nan nivo sa a.	Sòti	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Nòt: Lè ou vire sou la Mete I2C paramèt, siyal sa a mete nan nwayo a TX epi yo pa pral vizib nan nivo sa a.	Antre	1
kontinye…

I2C ak ploge cho detekte siyal yo
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Nòt: Lè ou vire sou la Mete I2C paramèt, siyal sa a mete nan nwayo a TX epi yo pa pral vizib nan nivo sa a.	Antre	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Sòti	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Sòti	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Antre	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Antre	1
hdmi_tx_i2c_sda	Inout	1	HDMI TX DDC ak SCDC interfaces
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Inout	1	I2C koòdone pou Bitec Daughter Card Revision 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Inout	1
tx_i2c_avalon_waitrequest	Sòti	1	Avalon memwa-map interfaces nan mèt I2C
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Antre	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Antre	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Sòti	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Antre	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Antre	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Sòti	1
tx_ti_i2c_avalon_waitrequest (Edisyon estanda Intel Quartus Prime)	Sòti	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Antre	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Antre	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Sòti	8
kontinye…

I2C ak ploge cho detekte siyal yo
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Antre	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Antre	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Sòti	1
hdmi_tx_hpd_n	Antre	1	HDMI TX hotplug detekte interfaces
tx_hpd_ack	Antre	1
tx_hpd_req	Sòti	1

Tablo 44. Siyal abit transceiver

Siyal	Direksyon	Lajè	Deskripsyon
clk	Antre	1	Rekonfigurasyon revèy. Revèy sa a dwe pataje menm revèy la ak blòk jesyon rekonfigirasyon yo.
reset	Antre	1	Reyajiste siyal. Reset sa a dwe pataje menm reset la ak blòk jesyon rekonfigirasyon yo.
rx_rcfg_en	Antre	1	RX rekonfigirasyon pèmèt siyal
tx_rcfg_en	Antre	1	TX rekonfigirasyon pèmèt siyal
rx_rcfg_ch	Antre	2	Endike ki chanèl yo dwe rekonfigire sou nwayo a RX. Siyal sa a dwe toujou rete afime.
tx_rcfg_ch	Antre	2	Endike ki chanèl yo dwe rekonfigire sou nwayo TX la. Siyal sa a dwe toujou rete afime.
rx_reconfig_mgmt_write	Antre	1	Rekonfigurasyon entèfas Avalon-MM ki soti nan jesyon reconfiguration RX
rx_reconfig_mgmt_read	Antre	1
rx_reconfig_mgmt_address	Antre	10
rx_reconfig_mgmt_writedata	Antre	32
rx_reconfig_mgmt_readdata	Sòti	32
rx_reconfig_mgmt_waitrequest	Sòti	1
tx_reconfig_mgmt_write	Antre	1	Rekonfigurasyon Avalon-MM interfaces soti nan jesyon an rekonfigirasyon TX
tx_reconfig_mgmt_read	Antre	1
tx_reconfig_mgmt_address	Antre	10
tx_reconfig_mgmt_writedata	Antre	32
tx_reconfig_mgmt_readdata	Sòti	32
tx_reconfig_mgmt_waitrequest	Sòti	1
rekonfig_write	Sòti	1	Rekonfigurasyon Avalon-MM interfaces nan transceiver la
reconfig_read	Sòti	1
kontinye…

Siyal	Direksyon	Lajè	Deskripsyon
reconfig_address	Sòti	10
reconfig_writedata	Sòti	32
rx_reconfig_readdata	Antre	32
rx_reconfig_waitrequest	Antre	1
tx_reconfig_readdata	Antre	1
tx_reconfig_waitrequest	Antre	1
rx_cal_busy	Antre	1	Kalibrasyon estati siyal ki soti nan transceiver RX la
tx_cal_busy	Antre	1	Siyal estati kalibrasyon ki soti nan transceiver TX la
rx_reconfig_cal_busy	Sòti	1	Kalibrasyon estati siyal pou RX transceiver PHY reset kontwòl la
tx_reconfig_cal_busy	Sòti	1	Siyal estati kalibrasyon ki soti nan kontwòl reset PHY transceiver TX la

Tablo 45. Siyal Link RX-TX

Siyal	Direksyon	Lajè	Deskripsyon
reset	Antre	1	Reyajiste nan tanpon FIFO videyo / odyo / oksilyè / sidebands.
hdmi_tx_ls_clk	Antre	1	HDMI TX lyen vitès revèy
hdmi_rx_ls_clk	Antre	1	HDMI RX lyen vitès revèy
hdmi_tx_vid_clk	Antre	1	HDMI TX videyo revèy
hdmi_rx_vid_clk	Antre	1	HDMI RX videyo revèy
hdmi_rx_locked	Antre	3	Endike estati HDMI RX fèmen
hdmi_rx_de	Antre	N	HDMI RX entèfas videyo Nòt: N = senbòl pou chak revèy
hdmi_rx_hsync	Antre	N
hdmi_rx_vsync	Antre	N
hdmi_rx_data	Antre	N * 48
rx_audio_format	Antre	5	HDMI RX entèfas odyo
rx_audio_metadata	Antre	165
rx_audio_info_ai	Antre	48
rx_audio_CTS	Antre	20
rx_audio_N	Antre	20
rx_audio_de	Antre	1
rx_audio_data	Antre	256
rx_gcp	Antre	6	HDMI RX sideband interfaces
rx_info_avi	Antre	112
rx_info_vsi	Antre	61
kontinye…

Siyal	Direksyon	Lajè	Deskripsyon
rx_aux_eop	Antre	1	HDMI RX entèfas oksilyè
rx_aux_sop	Antre	1
rx_aux_valid	Antre	1
rx_aux_data	Antre	72
hdmi_tx_de	Sòti	N	HDMI TX entèfas videyo Nòt: N = senbòl pou chak revèy
hdmi_tx_hsync	Sòti	N
hdmi_tx_vsync	Sòti	N
hdmi_tx_data	Sòti	N * 48
tx_audio_format	Sòti	5	HDMI TX entèfas odyo
tx_audio_metadata	Sòti	165
tx_audio_info_ai	Sòti	48
tx_audio_CTS	Sòti	20
tx_audio_N	Sòti	20
tx_audio_de	Sòti	1
tx_audio_data	Sòti	256
tx_gcp	Sòti	6	HDMI TX sideband interfaces
tx_info_avi	Sòti	112
tx_info_vsi	Sòti	61
tx_aux_eop	Sòti	1	HDMI TX entèfas oksilyè
tx_aux_sop	Sòti	1
tx_aux_valid	Sòti	1
tx_aux_data	Sòti	72
tx_aux_pare	Sòti	1

Tablo 46. Siyal Sistèm Designer Platfòm yo

Siyal	Direksyon	Lajè	Deskripsyon
cpu_clk (Intel Quartus Prime Standard Edition)	Antre	1	CPU revèy
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Antre	1	CPU reset
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Antre	1	TMDS ti jan rapò revèy
measure_pio_external_connection_export	Antre	24	Espere frekans revèy TMDS
kontinye…

Siyal	Direksyon	Lajè	Deskripsyon
mezi_valid_pio_external_connection_export	Antre	1	Endike mezi PIO valab
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Antre	1	I2C Mèt entèfas
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Antre	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Sòti	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Sòti	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Antre	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Antre	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Sòti	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Sòti	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Sòti	3	I2C Mèt Avalon entèfas memwa-map pou DDC ak SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Sòti	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Antre	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Sòti	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Antre	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Sòti	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Sòti	3	I2C Master Avalon memwa-map interfaces pou Bitec pitit fi kat revizyon 11, kontwòl T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Sòti	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Antre	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Sòti	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Antre	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Sòti	1
kontinye…

Siyal	Direksyon	Lajè	Deskripsyon
edid_ram_access_pio_external_connection_exp ort	Sòti	1	EDID RAM aksè entèfas. Afime edid_ram_access_pio_ external_connection_ ekspòtasyon lè ou vle ekri oswa li nan RAM EDID la sou tèt RX la. Konekte EDID RAM aksè Avalon-MM esklav nan Platform Designer nan koòdone EDID RAM sou modil RX nivo siperyè yo.
edid_ram_slave_translator_address	Sòti	8
edid_ram_slave_translator_write	Sòti	1
edid_ram_slave_translator_read	Sòti	1
edid_ram_slave_translator_readdata	Antre	8
edid_ram_slave_translator_writedata	Sòti	8
edid_ram_slave_translator_waitrequest	Antre	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Antre	1	RX PMA Rekonfigurasyon entèfas memwa Avalon
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Antre	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Sòti	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Sòti	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Sòti	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Sòti	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Antre	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Sòti	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	Antre	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Antre	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Sòti	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Sòti	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Antre	1	TX PLL Rekonfigurasyon entèfas memwa-map Avalon
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Sòti	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Sòti	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Sòti	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Sòti	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Antre	32
kontinye…

Siyal	Direksyon	Lajè	Deskripsyon
tx_pll_waitrequest_pio_external_connection_ ekspòtasyon	Antre	1	TX PLL demann datant
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Sòti	12	TX PMA Rekonfigurasyon entèfas memwa-map Avalon
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Sòti	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Sòti	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Antre	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Sòti	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Antre	1
tx_pma_waitrequest_pio_external_connection_ ekspòtasyon	Antre	1	TX PMA demann datant
tx_pma_cal_busy_pio_external_connection_exp ort	Antre	1	TX PMA rekalibrasyon okipe
tx_pma_ch_export	Sòti	2	Chanèl TX PMA
tx_rcfg_en_pio_external_connection_export	Sòti	1	TX PMA Rekonfigurasyon Pèmèt
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Sòti	32	TX IOPLL Rekonfigurasyon entèfas memwa-map Avalon
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Antre	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Antre	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Sòti	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Sòti	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Sòti	1
tx_os_pio_external_connection_export	Sòti	2	Ofampfaktè ling: • 0: Pa gen oversampling • 1: 3× oversampling • 2: 4× oversampling • 3: 5× oversampling
tx_rst_pll_pio_external_connection_export	Sòti	1	Reyajiste nan IOPLL ak TX PLL
tx_rst_xcvr_pio_external_connection_export	Sòti	1	Reyajiste nan TX Native PHY
wd_timer_resetrequest_reset	Sòti	1	Watchdog revèy reset
color_depth_pio_external_connection_export	Antre	2	Pwofondè koulè
tx_hpd_ack_pio_external_connection_export	Sòti	1	Pou TX hotplug detekte handshaking
tx_hpd_req_pio_external_connection_export	Antre	1

3.8. Design RTL Paramèt
Sèvi ak HDMI TX ak RX Top RTL paramèt yo Customize konsepsyon an ansyenample.
Pifò nan paramèt konsepsyon yo disponib nan Design Ex laamponglet HDMI Intel FPGA IP paramèt editè a. Ou ka toujou chanje konsepsyon ansyen anample paramèt ou
te fè nan editè a paramèt atravè paramèt RTL yo.

Tablo 47. HDMI RX Top Paramèt

Paramèt	Valè	Deskripsyon
SUPPORT_DEEP_COLOR	• 0: Pa gen koulè gwo twou san fon • 1: Koulè fon	Detèmine si nwayo a ka kode fòma koulè gwo twou san fon.
SUPPORT_AUXILIARY	• 0: Pa gen AUX • 1: AUX	Detèmine si kodaj chanèl oksilyè a enkli.
SYMBOLS_PER_CLOCK	8	Sipòte 8 senbòl pou chak revèy pou aparèy Intel Arria 10.
SUPPORT_AUDIO	• 0: Pa gen odyo • 1: Odyo	Detèmine si nwayo a ka kode odyo.
EDID_RAM_ADDR_WIDTH (Edisyon estanda Intel Quartus Prime)	8 (valè default)	Jounal baz 2 nan gwosè EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: Pa vize okenn kat pitit fi Bitec HDMI • 4: Sipòte Bitec HDMI kat pitit fi revizyon 4 • 6: Vize Bitec HDMI kat pitit fi revizyon 6 •11: Vize Bitec HDMI kat pitit fi revizyon 11 (default)	Espesifye revizyon kat pitit fi Bitec HDMI yo itilize a. Lè ou chanje revizyon an, konsepsyon an ka chanje chanèl transceiver yo epi ranvèse polarite a selon kondisyon kat pitit fi Bitec HDMI. Si ou mete paramèt BITEC_DAUGHTER_CARD_REV a 0, konsepsyon an pa fè okenn chanjman nan chanèl transceiver yo ak polarite a.
POLARITY_ENVERSION	• 0: Envèse polarite • 1: pa envèse polarite	Mete paramèt sa a sou 1 pou envèse valè chak bit nan done antre yo. Mete paramèt sa a sou 1 bay 4'b1111 nan pò rx_polinv transceiver RX la.

Tablo 48. HDMI TX Top Paramèt

Paramèt	Valè	Deskripsyon
USE_FPLL	1	Sipòte fPLL kòm TX PLL sèlman pou aparèy Intel Cyclone® 10 GX. Toujou mete paramèt sa a sou 1.
SUPPORT_DEEP_COLOR	• 0: Pa gen koulè gwo twou san fon • 1: Koulè fon	Detèmine si nwayo a ka kode fòma koulè gwo twou san fon.
SUPPORT_AUXILIARY	• 0: Pa gen AUX • 1: AUX	Detèmine si kodaj chanèl oksilyè a enkli.
SYMBOLS_PER_CLOCK	8	Sipòte 8 senbòl pou chak revèy pou aparèy Intel Arria 10.
kontinye…

Paramèt	Valè	Deskripsyon
SUPPORT_AUDIO	• 0: Pa gen odyo • 1: Odyo	Detèmine si nwayo a ka kode odyo.
BITEC_DAUGHTER_CARD_REV	• 0: Pa vize okenn kat pitit fi Bitec HDMI • 4: Sipòte Bitec HDMI kat pitit fi revizyon 4 • 6: Vize Bitec HDMI kat pitit fi revizyon 6 • 11: Vize Bitec HDMI kat pitit fi revizyon 11 (default)	Espesifye revizyon kat pitit fi Bitec HDMI yo itilize a. Lè ou chanje revizyon an, konsepsyon an ka chanje chanèl transceiver yo epi ranvèse polarite a selon kondisyon kat pitit fi Bitec HDMI. Si ou mete paramèt BITEC_DAUGHTER_CARD_REV a 0, konsepsyon an pa fè okenn chanjman nan chanèl transceiver yo ak polarite a.
POLARITY_ENVERSION	• 0: Envèse polarite • 1: pa envèse polarite	Mete paramèt sa a sou 1 pou envèse valè chak bit nan done antre yo. Mete paramèt sa a sou 1 bay 4'b1111 nan pò tx_polinv transceiver TX la.

3.9. Enstalasyon Materyèl
HDMI Intel FPGA IP konsepsyon ansyen anample se HDMI 2.0b ki kapab ak fè yon demonstrasyon loopthrough pou yon kouran HDMI estanda videyo.
Pou fè tès pyès ki nan konpitè a, konekte yon aparèy ki pèmèt HDMI-tankou yon kat grafik ak koòdone HDMI-nan blòk Transceiver Native PHY RX la, ak koule HDMI a.
opinyon.

1. Lavabo HDMI a dekode pò a nan yon kouran videyo estanda epi voye li nan nwayo rekiperasyon revèy la.
2. Nwayo HDMI RX a dekode done videyo, oksilyè ak odyo yo dwe boukle tounen nan paralèl ak nwayo HDMI TX atravè DCFIFO la.
3. Pò sous HDMI kat pitit fi FMC transmèt imaj la nan yon monitè.

Nòt:
Si ou vle sèvi ak yon lòt tablo devlopman Intel FPGA, ou dwe chanje devwa aparèy yo ak devwa PIN yo. Yo teste anviwònman analòg transceiver la pou twous devlopman Intel Arria 10 FPGA ak kat pitit fi Bitec HDMI 2.0. Ou ka modifye anviwònman yo pou pwòp tablo ou.

Tablo 49. Bouton pouse sou tablo ak fonksyon ki ap dirije itilizatè yo

Pouse bouton/dirije	Fonksyon
cpu_resetn	Peze yon fwa pou fè sistèm reset.
user_pb[0]	Peze yon fwa pou chanje siyal HPD a sou sous HDMI estanda.
user_pb[1]	• Peze epi kenbe pou enstwi nwayo TX la pou l voye siyal kode DVI a. • Lage pou voye HDMI kode siyal la.
user_pb[2]	• Peze epi kenbe pou enstwi nwayo TX a sispann voye InfoFrames yo soti nan siyal sideband yo. • Lage pou rekòmanse voye InfoFrames yo soti nan siyal sideband yo.
USER_LED[0]	RX HDMI PLL estati fèmen. • 0 = Debloke • 1 = Fèmen
USER_LED[1]	RX transceiver estati pare.
kontinye…

Pouse bouton/dirije	Fonksyon
	• 0 = Pa pare • 1 = Pare
USER_LED[2]	RX HDMI nwayo fèmen estati. • 0 = Omwen 1 chanèl debloke • 1 = Tout 3 chanèl fèmen
USER_LED[3]	RX oversampestati ling. • 0 = Non-oversampdirije (pousantaj done> 1,000 Mbps nan aparèy Intel Arria 10) • 1 = Oversampdirije (pousantaj done <100 Mbps nan aparèy Intel Arria 10)
USER_LED[4]	TX HDMI PLL estati fèmen. • 0 = Debloke • 1 = Fèmen
USER_LED[5]	TX transceiver estati pare. • 0 = Pa pare • 1 = Pare
USER_LED[6]	TX transceiver PLL estati fèmen. • 0 = Debloke • 1 = Fèmen
USER_LED[7]	TX oversampestati ling. • 0 = Non-oversampdirije (pousantaj done> 1,000 Mbps nan aparèy Intel Arria 10) • 1 = Oversampdirije (pousantaj done <1,000 Mbps nan aparèy Intel Arria 10)

3.10. Simulation Testbench
Bann tès simulation simulation HDMI TX seri loopback nan nwayo RX la.
Nòt:
Bann tès simulation sa a pa sipòte pou desen ak paramèt Inclu I2C aktive.

3. HDMI 2.0 Design Example (Sipò FRL = 0)
683156 | 2022.12.27
Figi 28. HDMI Intel FPGA IP Simulation Testbench Blòk Dyagram

Tablo 50. Eleman Testbench

Eleman	Deskripsyon
Videyo TPG	Dèlko modèl tès videyo (TPG) bay estimilis videyo a.
Odyo Sample Gen	Odyo a sample dèlko bay odyo sample stimulus. Dèlko a jenere yon modèl done tès ki ogmante pou transmèt atravè chanèl odyo a.
Aux Sample Gen	Aux sample dèlko bay ksilyè sample stimulus. Dèlko a jenere yon done fiks yo dwe transmèt soti nan transmetè a.
Tcheke CRC	Checker sa a verifye si frekans revèy refè transceiver TX la matche ak to done vle a.
Tcheke done odyo	Tcheke done odyo a konpare si wi ou non modèl done tès enkreman yo resevwa epi dekode kòrèkteman.
Tcheke done Aux	Tcheke done aux la konpare si wi ou non done aux espere resevwa epi dekode kòrèkteman sou bò reseptè a.

Bann tès simulation HDMI fè tès verifikasyon sa yo:

HDMI Karakteristik	Verifikasyon
Done videyo	• Bann tès la aplike CRC tcheke sou opinyon ak pwodiksyon videyo a. • Li tcheke valè CRC done transmèt yo kont CRC ki kalkile nan done videyo resevwa yo. • Bann tès la fè tcheke apre li fin detekte 4 siyal V-SYNC ki estab nan reseptè a.
Done oksilyè	• Aux sampdèlko jenere yon done fiks yo dwe transmèt soti nan transmetè a. • Sou bò reseptè a, dèlko a konpare si wi ou non done oksilyè espere yo resevwa ak dekode kòrèkteman.
Done odyo	• odyo aampdèlko jenere yon modèl done tès enkreman yo dwe transmèt atravè chanèl odyo a. • Sou bò reseptè a, chèk done odyo tcheke ak konpare si modèl done tès enkreman yo resevwa ak dekode kòrèkteman.

Yon simulation siksè fini ak mesaj sa a:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# ODYO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulation pase

Tablo 51. HDMI Intel FPGA IP Design Egzample Sipòte Similatè

Similatè	Verilog HDL	VHDL
ModelSim – Intel FPGA edisyon/ ModelSim – Intel FPGA edisyon pou kòmanse	Wi	Wi
VCS/VCS MX	Wi	Wi
Riviera-PRO	Wi	Wi
Xcelium Paralèl	Wi	Non

3.11. Amelyore konsepsyon ou
Tablo 52. HDMI Design Egzample konpatibilite ak vèsyon lojisyèl Intel Quartus Prime Pro edisyon anvan an

Design Example Variant	Kapasite pou ajou ak Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 Design Example (Sipò FRL = 0)	Non

Pou nenpòt konsepsyon ki pa konpatib eksamples, ou bezwen fè bagay sa yo:

1. Jenere yon nouvo konsepsyon ansyenample nan vèsyon lojisyèl Intel Quartus Prime Pro Edition aktyèl la lè l sèvi avèk menm konfigirasyon konsepsyon ou ki egziste deja.
2. Konpare tout konsepsyon an ansyenample anyè ak desen an example te pwodwi lè l sèvi avèk vèsyon lojisyèl Intel Quartus Prime Pro Edition anvan an. Port sou chanjman yo jwenn.

HDCP sou HDMI 2.0/2.1 konsepsyon Egzample

HDCP sou HDMI konsepsyon pyès ki nan konpitè ansyenample ede w evalye fonksyonalite HDCP a epi pèmèt ou sèvi ak karakteristik nan desen Intel Arria 10 ou yo.
Nòt:
Karakteristik HDCP a pa enkli nan lojisyèl Intel Quartus Prime Pro Edition. Pou jwenn aksè nan karakteristik HDCP a, kontakte Intel nan https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Pwoteksyon kontni dijital gwo bandwidth (HDCP)
High-bandwidth Digital Content Protection (HDCP) se yon fòm pwoteksyon dwa dijital pou kreye yon koneksyon an sekirite ant sous la ak ekspozisyon an.
Intel te kreye teknoloji orijinal la, gwoup Digital Content Protection LLC ki gen lisans. HDCP se yon metòd pwoteksyon kopi kote kouran odyo/videyo an chiffres ant transmetè a ak reseptè a, pwoteje li kont kopye ilegal.
Karakteristik HDCP yo respekte vèsyon HDCP Spesifikasyon 1.4 ak vèsyon HDCP Spesifikasyon 2.3.
IP HDCP 1.4 ak HDCP 2.3 fè tout kalkil nan lojik debaz pyès ki nan konpitè san yo pa gen okenn valè konfidansyèl (tankou kle prive ak kle sesyon) ki aksesib soti deyò IP chiffres la.

Tablo 53. Fonksyon IP HDCP

IP HDCP	Fonksyon
HDCP 1.4 IP	• Echanj otantifikasyon — Kalkil kle mèt (Km) — Jenerasyon o aza An — Kalkil kle sesyon (Ks), M0 ak R0. • Otantifikasyon ak repetiteur — Kalkil ak verifikasyon V ak V' • Verifikasyon entegrite lyen — Kalkil ankadreman kle (Ki), Mi ak Ri.
kontinye…

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
*Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

ISO
9001:2015
Anrejistre

IP HDCP	Fonksyon
	• Tout mòd chifreman ki gen ladan hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, ak hdcpRngCipher • Siyal estati chifreman orijinal (DVI) ak siyal estati chifreman amelyore (HDMI) • Vrè dèlko nimewo o aza (TRNG) — Materyèl ki baze sou, aplikasyon dijital konplè ak dèlko nimewo o aza ki pa detèminist
HDCP 2.3 IP	• Jenerasyon Kle Mèt (km), Kle Sesyon (ks) ak nonce (rn, riv). — Konfòme ak NIST.SP800-90A jenerasyon nimewo o aza • Otantifikasyon ak echanj kle — Jenerasyon nimewo o aza pou rtx ak rrx ki konfòm ak NIST.SP800-90A jenerasyon nimewo o aza — Verifikasyon siyati sètifika reseptè (certrx) lè l sèvi avèk kle piblik DCP (kpubdcp) — 3072 bits RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) chifreman ak dechifre Kle Mèt (km) — Derivasyon kd (dkey0, dkey1) lè l sèvi avèk mòd AES-CTR — Kalkil ak verifikasyon H ak H' - Kalkil Ekh (km) ak km (appariement) • Otantifikasyon ak repetiteur — Kalkil ak verifikasyon V ak V' — Kalkil ak verifikasyon M ak M' • Renouvlab sistèm (SRM) — Verifikasyon siyati SRM lè l sèvi avèk kpubdcp — 3072 bits RSASSA-PKCS#1 v1.5 • Echanj kle sesyon • Jenerasyon ak kalkil Edkey(ks) ak riv. • Derivasyon dkey2 lè l sèvi avèk mòd AES-CTR • Tcheke lokal — Kalkil ak verifikasyon L ak L' — Jenerasyon nonce (rn) • Jesyon kouran done - AES-CTR mòd ki baze sou jenerasyon kouran kle • Algoritm kript asimetri - RSA ak longè modil 1024 (kpubrx) ak 3072 (kpubdcp) Bits — RSA-CRT (Teyorèm Rès Chinwa) ak longè modil 512 (kprivrx) bit ak longè ekspozan 512 (kprivrx) bit • Fonksyon kriptografik ki ba nivo — Algoritm kript simetrik • AES-CTR mòd ak yon longè kle nan 128 Bits — Algoritm Hash, MGF ak HMAC • SHA256 • HMAC-SHA256 • MGF1-SHA256 - Vrè dèlko nimewo o aza (TRNG) • NIST.SP800-90A konfòme • Materyèl ki baze sou, aplikasyon dijital konplè ak dèlko nimewo o aza ki pa detèminist

4.1.1. HDCP sou HDMI Design Example Achitekti
Karakteristik HDCP la pwoteje done yo kòm done yo transmèt ant aparèy ki konekte atravè yon HDMI oswa lòt koòdone dijital ki pwoteje HDCP.
Sistèm ki pwoteje HDCP yo genyen twa kalite aparèy:

4. HDCP sou HDMI 2.0/2.1 Design Egzample
683156 | 2022.12.27
• Sous (TX)
• Lavabo (RX)
• Repete yo
Sa a konsepsyon ansyenample demontre sistèm HDCP a nan yon aparèy repete kote li aksepte done, dechifre, Lè sa a, re-ankripte done yo, epi finalman retransmèt done. Repeatè yo gen tou de antre ak pwodiksyon HDMI. Li enstansye tanpon FIFO yo pou fè yon pasaj dirèk HDMI videyo kouran ant koule HDMI ak sous la. Li ka fè kèk pwosesis siyal, tankou konvèti videyo nan yon fòma rezolisyon ki pi wo lè w ranplase tanpon FIFO yo ak nwayo IP Suite Videyo ak Imaj Processing (VIP).

Figi 29. HDCP sou HDMI Design Egzample Blòk Dyagram

Deskripsyon sa yo sou achitekti nan konsepsyon ansyen anample koresponn ak HDCP sou konsepsyon HDMI exampdyagram blòk. Lè SIPÒ FRL = 1 oswa
SIPÒ GESTION KLE HDCP = 1, konsepsyon an eksampyerachi a yon ti kras diferan de Figi 29 nan paj 95 men fonksyon HDCP ki kache yo rete la.
menm.

1. HDCP1x ak HDCP2x se IP ki disponib atravè editè paramèt HDMI Intel FPGA IP. Lè ou configured IP HDMI nan editè paramèt la, ou ka pèmèt epi enkli swa HDCP1x oswa HDCP2x oswa toude IP kòm yon pati nan subsistèm la. Avèk tou de IP HDCP pèmèt, IP HDMI konfigirasyon tèt li nan topoloji kaskad kote IP HDCP2x ak HDCP1x konekte dèyè-a-tounen.
   • Koòdone sòti HDCP HDMI TX la voye done videyo odyo ki pa chiffres.
   • Done ki pa kode yo vin kode pa blòk HDCP aktif la epi yo voye yo tounen nan HDMI TX sou koòdone HDCP Ingress pou transmisyon sou lyen an.
   • Sou-sistèm CPU a kòm kontwolè mèt otantifikasyon an asire ke sèlman youn nan IP HDCP TX yo aktif nan nenpòt ki lè epi lòt la se pasif.
   • Menm jan an tou, HDCP RX la tou dechifre done yo resevwa sou lyen ki soti nan yon HDCP TX ekstèn.
2. Ou bezwen pwograme IP HDCP yo ak kle pwodiksyon Digital Content Protection (DCP). Chaje kle sa yo:
   Tablo 54. Kle pwodiksyon DCP bay yo
   

   HDCP	TX / RX	Kle
   HDCP2x	TX	16 octets: Global Constant (lc128)
   	RX	• 16 bytes (menm jan ak TX): Global Constant (lc128) • 320 bytes: Kle Prive RSA (kprivrx) • 522 bytes: Sètifika kle piblik RSA (certrx)
   HDCP1x	TX	• 5 bytes: TX Key Selection Vector (Aksv) • 280 bytes: Kle Aparèy Prive TX (Akeys)
   	RX	• 5 bytes: Vektè seleksyon kle RX (Bksv) • 280 bytes: Kle Aparèy Prive RX (Bkeys)

   Konsepsyon an ansyenample aplike memwa kle yo kòm senp doub-pò, doub-revèy RAM synchrone. Pou ti gwosè kle tankou HDCP2x TX, IP a aplike memwa kle a lè l sèvi avèk rejis nan lojik regilye.
   Remak: Intel pa bay kle pwodiksyon HDCP ak konsepsyon ansyen anample oswa Intel FPGA IP nan nenpòt sikonstans. Pou itilize IP HDCP yo oswa konsepsyon eksample, ou dwe vin yon adopte HDCP ak jwenn kle pwodiksyon yo dirèkteman nan Digital Content Protection LLC (DCP).
   Pou kouri konsepsyon an eksample, ou swa edite memwa kle a files nan tan konpile yo enkli kle pwodiksyon yo oswa aplike blòk lojik pou byen li kle pwodiksyon yo nan yon aparèy depo ekstèn epi ekri yo nan memwa kle yo nan tan kouri.

3. Ou ka revèy fonksyon kriptografik ki aplike nan IP HDCP2x ak nenpòt frekans jiska 200 MHz. Frekans nan revèy sa a detèmine konbyen rapid la
   Otantifikasyon HDCP2x opere. Ou ka chwazi pataje revèy 100 MHz yo itilize pou processeur Nios II men latansi otantifikasyon an ap double konpare ak lè l sèvi avèk yon revèy 200 MHz.
4. Valè yo dwe fè echanj ant HDCP TX ak HDCP RX yo kominike sou koòdone HDMI DDC (I2 C koòdone seri) nan HDCP-.
   koòdone pwoteje. HDCP RX dwe prezante yon aparèy lojik sou otobis I2C pou chak lyen li sipòte. Esklav I2C la double pou pò HDCP ak adrès aparèy 0x74. Li kondui pò enskripsyon HDCP (Avalon-MM) nan tou de IP HDCP2x ak HDCP1x RX.
5. HDMI TX a sèvi ak mèt IC pou li EDID ki soti nan RX epi transfere done SCDC ki nesesè pou operasyon HDMI 2.0 nan RX. Se menm mèt I2C ki kondwi pa processeur Nios II la tou itilize pou transfere mesaj HDCP yo ant TX ak RX. Mèt I2C la entegre nan subsistèm CPU a.
6. Processeur Nios II a aji kòm mèt nan pwotokòl otantifikasyon an epi li kondui rejis kontwòl ak estati (Avalon-MM) tou de HDCP2x ak HDCP1x TX.
   IPs. Chofè lojisyèl yo aplike machin eta pwotokòl otantifikasyon an ki gen ladan verifikasyon siyati sètifika, echanj kle mèt, chèk lokal, echanj kle sesyon, appariement, chèk entegrite lyen (HDCP1x), ak otantifikasyon ak repete, tankou pwopagasyon enfòmasyon topoloji ak pwopagasyon enfòmasyon jesyon kouran. Chofè lojisyèl yo pa aplike okenn nan fonksyon kriptografik pwotokòl otantifikasyon an mande yo. Olye de sa, HDCP IP pyès ki nan konpitè aplike tout fonksyon kriptografik yo asire pa gen okenn valè konfidansyèl ka jwenn aksè.
   7. Nan yon demonstrasyon vrè repetisyon kote pwopagasyon topoloji enfòmasyon an obligatwa, processeur Nios II la kondwi Pò mesaj Repeater (Avalon-MM) nan tou de IP HDCP2x ak HDCP1x RX. Pwosesè Nios II la efase RX REPEATER ti jan an 0 lè li detekte en koneksyon an pa HDCPcapable oswa lè pa gen okenn en konekte. San yo pa koneksyon en, sistèm RX a se kounye a yon reseptè pwen final, olye ke yon repete. Kontrèman, processeur Nios II a mete RX REPEATER ti jan nan 1 lè yo detekte en se HDCP-kapab.

4.2. Nios II Processeur Software Flow
Organigram lojisyèl Nios II a gen ladan kontwòl otantifikasyon HDCP sou aplikasyon HDMI.
Figi 30. Organigram lojisyèl processeur Nios II

1. Lojisyèl Nios II a inisyalize ak reset HDMI TX PLL, TX transceiver PHY, I2C mèt ak ekstèn TI retimer la.
2. Lojisyèl Nios II sondaj deteksyon pousantaj peryodik siyal valab soti nan sikwi deteksyon pousantaj RX pou detèmine si rezolisyon videyo a chanje epi si rekonfigirasyon TX nesesè. Lojisyèl la tou sondaj siyal detekte TX cho-ploge pou detèmine si yon evènman TX cho-ploge te fèt.
3. Lè yon siyal valab resevwa nan sikwi deteksyon pousantaj RX, lojisyèl Nios II la li SCDC ak valè pwofondè revèy ki soti nan HDMI RX a epi li rekipere gwoup frekans revèy la ki baze sou pousantaj detekte a pou detèmine si HDMI TX PLL ak rekonfigurasyon PHY transceiver yo obligatwa. Si yo mande rekonfigirasyon TX, lojisyèl Nios II a kòmande mèt I2C a pou l voye valè SCDC a nan ekstèn RX. Lè sa a, li kòmande pou rkonfigure HDMI TX PLL ak TX transceiver la
   PHY, ki te swiv pa rekalibrasyon aparèy, ak reset sekans. Si to a pa chanje, ni TX rekonfigirasyon ni HDCP re-otantifikasyon obligatwa.
4. Lè yon evènman TX cho-plòg te rive, lojisyèl Nios II a kòmande mèt I2C a voye valè SCDC a sou ekstèn RX, epi li EDID nan RX.
   epi mete ajou RAM EDID entèn la. Lè sa a, lojisyèl an pwopaje enfòmasyon EDID nan en la.
5. Lojisyèl Nios II a kòmanse aktivite HDCP lè li bay mèt I2C a lòd pou li konpanse 0x50 soti nan RX ekstèn pou detekte si en a HDCP-kapab, oswa
   otreman:
   • Si valè HDCP2Version tounen 1, en se HDCP2xcapable.
   • Si valè a retounen nan tout 0x50 lekti yo se 0, en a se HDCP1x-kapab.
   • Si valè 0x50 tout lekti yo retounen se 1, en a swa pa kapab HDCP oswa inaktif.
   • Si en a deja pa HDCP-kapab oswa inaktif men se kounye a HDCP-kapab, lojisyèl an mete REPEATER ti jan nan repetiteur a en (RX) a 1 pou endike RX a se kounye a yon repete.
   • Si en a deja HDCP-kapab men kounye a pa HDCPkapab oswa inaktif, lojisyèl an mete REPEATER ti jan nan a 0 pou endike RX a se kounye a yon reseptè pwen final.
6. Lojisyèl la inisye pwotokòl otantifikasyon HDCP2x ki gen ladan verifikasyon siyati sètifika RX, echanj kle mèt, chèk lokal, echanj kle sesyon, appariement, otantifikasyon ak repetisyon tankou pwopagasyon enfòmasyon topoloji.
7. Lè yo nan eta otantifye, lojisyèl Nios II a kòmande mèt I2C pou sondaj enskripsyon RxStatus la soti nan RX ekstèn, epi si lojisyèl an detekte ti jan REAUTH_REQ la mete, li kòmanse re-otantifikasyon ak enfim chifreman TX.
8. Lè en a se yon repete epi yo READY bit nan rejis RxStatus la mete a 1, sa anjeneral endike topoloji en a te chanje. Se konsa, lojisyèl Nios II a kòmande mèt I2C pou li ReceiverID_List nan en epi verifye lis la. Si lis la valab epi yo pa detekte okenn erè topoloji, lojisyèl an ale nan modil Content Stream Management. Sinon, li kòmanse re-otantifikasyon ak enfim chifreman TX.
9. Lojisyèl Nios II a prepare valè ReceiverID_List ak RxInfo epi answit ekri nan pò Avalon-MM Repeater Message nan repetiteur en (RX). Lè sa a, RX a pwopaje lis la nan ekstèn TX (en).
10. Otantifikasyon konplè nan pwen sa a. Lojisyèl la pèmèt TX chifreman.
11. Lojisyèl la inisye pwotokòl otantifikasyon HDCP1x ki gen ladan echanj kle ak otantifikasyon ak repete.
12. Lojisyèl Nios II a fè chèk entegrite lyen lè li li ak konpare Ri' ak Ri soti nan RX ekstèn (en) ak HDCP1x TX respektivman. Si valè yo
    pa matche, sa a endike pèt nan senkronizasyon ak lojisyèl an inisye re-otantifikasyon ak enfim TX chifreman.
13. Si en a se yon repete epi yo READY bit nan rejis Bcaps la mete sou 1, sa anjeneral endike ke topoloji en a te chanje. Se konsa, lojisyèl Nios II a kòmande mèt I2C pou li valè lis KSV nan en epi verifye lis la. Si lis la valab epi yo pa detekte okenn erè topoloji, lojisyèl an prepare lis KSV ak valè Bstatus la epi li ekri nan pò Avalon-MM Repeater Message nan repetiteur en (RX). Lè sa a, RX a pwopaje lis la nan ekstèn TX (en). Sinon, li kòmanse re-otantifikasyon ak enfim chifreman TX.

4.3. Patrav konsepsyon
Mete kanpe ak kouri HDCP a sou konsepsyon HDMI ansyenample konsiste de senk stages.

1. Fikse pyès ki nan konpitè a.
2. Jenere konsepsyon an.
3. Edite memwa kle HDCP la files pou mete kle pwodiksyon HDCP ou.
   a. Sere kle pwodiksyon HDCP plenn nan FPGA (Sipòte Jesyon kle HDCP = 0)
   b. Sere kle pwodiksyon HDCP ankripte nan memwa flash ekstèn oswa EEPROM (Sipòte Jesyon kle HDCP = 1)
4. Konpile konsepsyon an.
5. View rezilta yo.

4.3.1. Fikse Materyèl la
Premye stage nan demonstrasyon an se mete kanpe pyès ki nan konpitè.
Lè SUPPORT FRL = 0, swiv etap sa yo pou mete pyès ki nan konpitè pou demonstrasyon an:

1. Konekte kat pitit fi Bitec HDMI 2.0 FMC (revizyon 11) ak twous devlopman Arria 10 GX nan pò B FMC.
2. Konekte twous devlopman Arria 10 GX a nan òdinatè w lan lè l sèvi avèk yon kab USB.
3. Konekte yon kab HDMI ki soti nan konektè HDMI RX a sou kat pitit fi Bitec HDMI 2.0 FMC a nan yon aparèy HDMI ki pèmèt HDCP, tankou yon kat grafik ak pwodiksyon HDMI.
4. Konekte yon lòt kab HDMI ki soti nan konektè HDMI TX la sou kat pitit fi Bitec HDMI 2.0 FMC a nan yon aparèy HDMI ki pèmèt HDCP, tankou yon televizyon ak opinyon HDMI.

Lè SUPPORT FRL = 1, swiv etap sa yo pou mete sou pye pyès ki nan konpitè pou la demonstrasyon:

1. Konekte kat pitit fi Bitec HDMI 2.1 FMC (Revizyon 9) ak twous devlopman Arria 10 GX nan pò B FMC.
2. Konekte twous devlopman Arria 10 GX a nan òdinatè w lan lè l sèvi avèk yon kab USB.
3. Konekte yon kab HDMI 2.1 Kategori 3 ki soti nan konektè HDMI RX sou kat pitit fi Bitec HDMI 2.1 FMC a nan yon sous HDMI 2.1 ki pèmèt HDCP, tankou Dèlko Quantum Data 980 48G.
4. Konekte yon lòt kab HDMI 2.1 Kategori 3 ki soti nan konektè HDMI TX sou kat pitit fi Bitec HDMI 2.1 FMC a nan yon koule HDMI 2.1 ki pèmèt HDCP, tankou
   Done kwantik 980 48G analizeur.

4.3.2. Jenere konsepsyon an
Apre mete pyès ki nan konpitè a, ou bezwen jenere konsepsyon an.
Anvan w kòmanse, asire w enstale karakteristik HDCP a nan lojisyèl Intel Quartus Prime Pro Edition.

1. Klike sou Zouti ➤ Katalòg IP, epi chwazi Intel Arria 10 kòm fanmi aparèy sib la.
   Nòt: Konsepsyon HDCP example sipòte sèlman Intel Arria 10 ak Intel Stratix® 10 aparèy.
2. Nan Katalòg IP a, lokalize epi klike doub HDMI Intel FPGA IP. Fenèt nouvo IP varyasyon an parèt.
3. Espesifye yon non wo nivo pou varyasyon IP koutim ou a. Editè paramèt la sove paramèt varyasyon IP yo nan yon file non .qsys oswa .ip.
4. Klike sou OK. Editè paramèt la parèt.
5. Sou tab la IP, konfigirasyon paramèt yo vle pou tou de TX ak RX.
6. Aktive paramèt Support HDCP 1.4 oswa Support HDCP 2.3 pou jenere konsepsyon HDCP ansyenample.
7. Aktive paramèt Sipò HDCP Key Management si ou vle estoke kle pwodiksyon HDCP nan yon fòma chiffres nan memwa flash ekstèn oswa EEPROM. Sinon, fèmen paramèt Sipò HDCP Key Management pou estoke kle pwodiksyon HDCP nan fòma klè nan FPGA la.
8. Sou Design Example tab, chwazi Arria 10 HDMI RX-TX retransmèt.
9. Chwazi sentèz pou jenere konsepsyon pyès ki nan konpitè eksample.
10. Pou Jenere File Fòma, chwazi Verilog oswa VHDL.
11. Pou Target Development Kit, chwazi Arria 10 GX FPGA Development Kit. Si w chwazi twous devlopman an, Lè sa a, aparèy sib la (chwazi nan etap 4) chanje pou matche ak aparèy la sou twous devlopman an. Pou Arria 10 GX FPGA Development Kit, aparèy default la se 10AX115S2F45I1SG.
12. Klike sou Jenere Example Design pou jenere pwojè a files ak lojisyèl an ègzekutabl ak Linking Fòma (ELF) pwogramasyon file.

4.3.3. Mete kle pwodiksyon HDCP
4.3.3.1. Sere kle pwodiksyon HDCP plenn nan FPGA (Sipòte kle HDCP Jesyon = 0)
Apre jenere konsepsyon an, edite memwa kle HDCP la files pou genyen ladan yo kle pwodiksyon ou.
Pou mete kle pwodiksyon yo, swiv etap sa yo.

1. Jwenn memwa kle sa a files nan /rtl/hdcp/ anyè:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Louvri hdcp2x_rx_kmem.v la file epi lokalize kle faks predefini R1 pou Sètifika Piblik Reseptè ak Kle Prive RX ak Global Constant jan yo montre nan ansyen an.amples anba a.
   Figi 31. Etalaj fil kle faks R1 pou Sètifika Piblik Reseptè a
   Figi 32. Etalaj fil Faks kle R1 pou RX Private Key ak Global Constant
   
3. Jwenn anplasman pou kle pwodiksyon yo epi ranplase ak pwòp kle pwodiksyon ou nan etalaj fil respektif yo nan fòma big endian.
   Figi 33. Etalaj fil kle pwodiksyon HDCP (placeholder)
   
4. Repete etap 3 pou tout lòt memwa kle files. Lè ou fini enkli kle pwodiksyon ou nan tout memwa kle a files, asire ke paramèt USE_FACSIMILE a mete sou 0 nan konsepsyon egzanp lanample nivo siperyè file (a10_hdmi2_demo.v)

4.3.3.1.1. HDCP Key Map soti nan DCP Key Files
Seksyon sa yo dekri kat kle pwodiksyon HDCP ki estoke nan kle DCP files nan etalaj fil HDCP kmem la files.
4.3.3.1.2. hdcp1x_tx_kmem.v ak hdcp1x_rx_kmem.v files
Pou hdcp1x_tx_kmem.v ak hdcp1x_rx_kmem.v files

• De sa yo fileyo ap pataje menm fòma a.
• Pou idantifye kòrèk HDCP1 TX DCP kle a file pou hdcp1x_tx_kmem.v, asire w ke premye 4 octets nan file se "0x01, 0x00, 0x00, 0x00".
• Pou idantifye kòrèk HDCP1 RX DCP kle a file pou hdcp1x_rx_kmem.v, asire w ke premye 4 octets de la file se "0x02, 0x00, 0x00, 0x00".
• Kle yo nan kle DCP a files yo nan fòma ti kras-endian. Pou itilize nan kmem files, ou dwe konvèti yo nan big-endian.

Figi 34. Kat byte soti nan kle HDCP1 TX DCP file nan hdcp1x_tx_kmem.v

Nòt:
Nimewo byte a parèt nan fòma anba a:

• Gwosè kle nan octets * nimewo kle + nimewo byte nan ranje aktyèl + konpanse konstan + gwosè ranje an byte * nimewo ranje.
• 308*n endike ke chak seri kle gen 308 byte.
• 7*y endike ke chak ranje gen 7 octets.

Figi 35. HDCP1 TX DCP kle file ranpli ak valè tenten

Figi 36. Etalaj fil hdcp1x_tx_kmem.v
Example nan hdcp1x_tx_kmem.v ak ki jan ranje fil li yo kat jeyografik ansyen anampnan kle HDCP1 TX DCP file nan Figi 35 nan paj 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Pou hdcp2x_rx_kmem.v file

• Pou idantifye kòrèk HDCP2 RX DCP kle a file pou hdcp2x_rx_kmem.v, asire w ke premye 4 octets de la file se "0x00, 0x00, 0x00, 0x02".
• Kle yo nan kle DCP a files yo nan fòma ti kras-endian.

Figi 37. Kat byte soti nan kle HDCP2 RX DCP file nan hdcp2x_rx_kmem.v
Figi ki anba a montre kat byte egzak soti nan kle HDCP2 RX DCP file nan hdcp2x_rx_kmem.v.

Nòt:
Nimewo byte a parèt nan fòma anba a:

• Gwosè kle nan octets * nimewo kle + nimewo byte nan ranje aktyèl + konpanse konstan + gwosè ranje an byte * nimewo ranje.
• 862*n endike ke chak seri kle gen 862 byte.
• 16*y endike ke chak ranje gen 16 octets. Gen yon eksepsyon nan cert_rx_prod kote ROW 32 gen sèlman 10 bytes.

Figi 38. HDCP2 RX DCP kle file ranpli ak valè tenten

Figi 39. Etalaj fil hdcp2x_rx_kmem.v
Figi sa a montre etalaj fil yo pou hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, ak lc128_prod) kat jeyografik ansyen an.ampnan kle HDCP2 RX DCP file in
Figi 38 nan paj 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Pou hdcp2x_tx_kmem.v file:

• Pou idantifye kòrèk HDCP2 TX DCP kle a file pou hdcp2x_tx_kmem.v, asire w ke premye 4 octets nan file se "0x00, 0x00, 0x00, 0x01".
• Kle yo nan kle DCP a files yo nan fòma ti kras-endian.
• Altènativman, ou ka aplike lc128_prod soti nan hdcp2x_rx_kmem.v dirèkteman nan hdcp2x_tx_kmem.v. Kle yo pataje menm valè yo.

Figi 40. Etalaj fil hdcp2x_tx_kmem.v
Figi sa a montre kat byte egzak soti nan kle HDCP2 TX DCP file nan hdcp2x_tx_kmem.v.

4.3.3.2. Sere kle pwodiksyon HDCP chiffres nan memwa flash ekstèn lan oswa EEPROM (Sipò HDCP Key Management = 1)
Figi 41. High Level Overview nan Jesyon kle HDCP

Lè paramèt Jesyon kle Sipò HDCP aktive, ou kenbe kontwòl sou chifreman kle pwodiksyon HDCP lè w itilize sèvis piblik lojisyèl kle chifreman (KEYENC) ak konsepsyon pwogramè kle ke Intel bay. Ou dwe bay kle pwodiksyon HDCP yo ak yon kle pwoteksyon HDCP 128 bits. Kle pwoteksyon HDCP la
ankripte kle pwodiksyon HDCP a epi estoke kle a nan memwa flash ekstèn lan (pa egzanpample, EEPROM) sou kat pitit fi HDMI.
Aktive paramèt Sipò HDCP Key Management ak karakteristik kle dechifre (KEYDEC) vin disponib nan nwayo IP HDCP yo. Menm pwoteksyon HDCP
kle yo ta dwe itilize nan KEYDEC la pou rekipere kle pwodiksyon HDCP yo nan tan kouri pou motè pwosesis. KEYENC ak KEYDEC sipòte Atmel AT24CS32 32-Kbit seri EEPROM, Atmel AT24C16A 16-Kbit seri EEPROM ak konpatib I2C EEPROM aparèy ki gen omwen 16-Kbit gwosè rom.

Nòt:

1. Pou kat pitit fi HDMI 2.0 FMC Revizyon 11, asire w ke EEPROM sou kat pitit fi a se Atmel AT24CS32. Gen de diferan gwosè EEPROM yo itilize sou kat pitit fi Bitec HDMI 2.0 FMC Revizyon 11.
2. Si ou te deja itilize KEYENC pou ankripte kle pwodiksyon HDCP yo epi ou te vire sou Sipò HDCP Key Management nan vèsyon 21.2 oswa pi bonè, ou bezwen re-ankripte kle pwodiksyon HDCP yo lè l sèvi avèk sèvis piblik lojisyèl KEYENC ak rejenere IP HDCP yo soti nan vèsyon 21.3.
   ivè.

4.3.3.2.1. Intel KEYENC
KEYENC se yon sèvis piblik lojisyèl liy kòmand ke Intel itilize pou ankripte kle pwodiksyon HDCP yo ak yon kle pwoteksyon HDCP 128 bit ou bay. KEYENC bay kle pwodiksyon ankripte HDCP nan hex oswa bin oswa header file fòma. KEYENC jenere tou mif file ki gen kle pwoteksyon HDCP 128 bit ou bay yo. KEYDEC
mande mif la file.

Kondisyon sistèm:

1. x86 64-bit machin ak Windows 10 OS
2. Vizyèl C++ Redistribuable pake pou Visual Studio 2019 (x64)

Nòt:
Ou dwe enstale Microsoft Visual C++ pou VS 2019. Ou ka tcheke si Visual C++ redistribuable enstale nan Windows ➤ Kontwòl Panel ➤ Pwogram ak Karakteristik. Si Microsoft Visual C++ enstale, ou ka wè Visual C++ xxxx
Redistribuable (x64). Sinon, ou ka telechaje ak enstale Visual C++
Redistribuable soti nan Microsoft websit. Gade enfòmasyon ki gen rapò ak lyen telechaje a.

Tablo 55. Opsyon liy kòmand KEYENC

Opsyon Liy Kòmand	Agiman/Deskripsyon
-k	<HDCP protection key file> Tèks file ki gen sèlman 128 bits HDCP pwoteksyon kle nan egzadesimal. Egzample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> Kle pwodiksyon transmetè HDCP 1.4 file soti nan DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> Kle pwodiksyon reseptè HDCP 1.4 file soti nan DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> Kle pwodiksyon transmetè HDCP 2.3 file soti nan DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> Kle pwodiksyon reseptè HDCP 2.3 file soti nan DCP (.bin file)
-hdcp1txkeys	Espesifye seri kle pou antre chwazi (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm kote n = kòmansman kle (1 oswa >1) m = fen kle (n oswa >n) Egzample: Chwazi 1 a 1000 kle nan chak HDCP 1.4 TX, HDCP 1.4 RX ak HCDP. 2.3 RX pwodiksyon kle file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
kontinye…

Opsyon Liy Kòmand	Agiman/Deskripsyon
	Nòt: 1. Si w pa itilize okenn kle pwodiksyon HDCP file, ou pa pral mande pou seri kle HDCP la. Si w pa itilize agiman an nan liy kòmand, ranje kle default la se 0. 2. Ou ka chwazi tou diferan endèks kle yo pou kle pwodiksyon HDCP file. Sepandan, kantite kle yo ta dwe matche ak opsyon yo chwazi yo. Example: Chwazi diferan 100 kle Chwazi premye 100 kle nan kle pwodiksyon HDCP 1.4 TX file "-hdcp1txkeys 1-100" Chwazi kle 300 a 400 pou kle pwodiksyon HDCP 1.4 RX file "-hdcp1rxkeys 300-400" Chwazi kle 600 a 700 pou kle pwodiksyon HDCP 2.3 RX file "-hdcp2rxkeys 600-700"
-o	Sòti file fòma . Default se hex file. Jenere kle pwodiksyon HDCP chiffres nan binè file fòma: -o bin Jenere kle pwodiksyon HDCP ankripte nan hex file fòma: -o hex Jenere crypted HDCP pwodiksyon kle nan header file fòma: -oh
-chèk-kle	Ekri nimewo kle ki disponib nan opinyon files. Egzample:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –check-kle
	Nòt: sèvi ak paramèt -check-keys nan fen liy lòd la jan yo mansyone nan egzanp pi wo aample.
-vèsyon	Enprime nimewo vèsyon KEYENC

Ou ka oaza chwazi kle pwodiksyon HDCP 1.4 ak/oswa HDCP 2.3 pou ankripte. Pou egzanpample, pou itilize sèlman kle pwodiksyon HDCP 2.3 RX pou ankripte, sèvi ak sèlman -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys nan paramèt liy lòd yo.
Tablo 56. Gid pou mesaj erè komen KEYENC

Mesaj Erè	Gid
ERÈ: kle pwoteksyon HDCP file manke	Manke paramèt liy lòd -k file>
ERÈ: kle ta dwe gen 32 chif hex (egzanp f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	Kle pwoteksyon HDCP file ta dwe genyen sèlman kle pwoteksyon HDCP a nan 32 chif egzadesimal.
ERÈ: Tanpri presize seri kle a	Ranje kle yo pa espesifye pou antre yo bay kle pwodiksyon HDCP file.
ERÈ: seri kle ki pa valab	Ranje kle ki espesifye pou -hdcp1txkeys oswa -hdcp1rxkeys oswa -hdcp2rxkeys pa kòrèk.
ERÈ: pa ka kreyeFilenon>	Tcheke pèmisyon katab ki soti nan keyenc.exe ap kouri.
ERÈ: -hdcp1txkeys opinyon pa valab	Fòma ranje kle antre pou kle pwodiksyon HDCP 1.4 TX pa valab. Fòma kòrèk se "-hdcp1txkeys nm" kote n >= 1, m >= n
ERÈ: -hdcp1rxkeys opinyon pa valab	Fòma ranje kle antre pou kle pwodiksyon HDCP 1.4 RX pa valab. Fòma kòrèk se "-hdcp1rxkeys nm" kote n >= 1, m >= n
ERÈ: -hdcp2rxkeys opinyon pa valab	Fòma ranje kle antre pou kle pwodiksyon HDCP 2.3 RX pa valab. Fòma kòrèk se "-hdcp2rxkeys nm" kote n >= 1, m >= n
kontinye…

Mesaj Erè	Gid
ERÈ: Envalid file <filenon>	Kle pwodiksyon HDCP ki pa valab file.
ERÈ: file tape ki manke pou -o opsyon	Liy lòd paramèt ki manke pou –o .
ERÈ: pa valab filenon -filenon>	<filenon> pa valab, tanpri itilize valab la filenon san karaktè espesyal.

Ankripte yon sèl kle pou yon sèl EEPROM
Kouri liy lòd sa a soti nan èd memwa Windows lòd pou ankripte yon sèl kle nan HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX ak HDCP 2.3 RX ak pwodiksyon. file fòma nan header file pou sèl EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Ankripte N kle pou N EEPROM
Kouri liy lòd sa a soti nan èd memwa Windows lòd pou ankripte N kle (kòmanse nan kle 1) nan HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX ak HDCP 2.3 RX ak pwodiksyon. file fòma hex file pou N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex kote N se >= 1 epi li ta dwe matche ak pou tout opsyon yo.

Enfòmasyon ki gen rapò
Microsoft Visual C++ pou Visual Studio 2019
Bay Microsoft Visual C++ x86 redistribuable pake (vc_redist.x86.exe) pou telechaje. Si lyen an chanje, Intel rekòmande pou w chèche "Visual C++ redistribuable" nan motè rechèch Microsoft.

4.3.3.2.2. Kle pwogramè
Pou pwograme kle pwodiksyon ankripte HDCP yo sou EEPROM la, swiv etap sa yo:

1. Kopi konsepsyon pwogramè kle a files soti nan chemen sa a nan anyè k ap travay ou a: /hdcp2x/hw_demo/key_programmer/
2. Kopi tèt lojisyèl an file (hdcp_key .h) pwodwi nan sèvis piblik lojisyèl KEYENC (seksyon Encrypt Single Key for Single EEPROM nan paj 113) nan anyè software/key_programmer_src/ epi chanje non li kòm hdcp_key.h.
3. Kouri ./runall.tcl. Script sa a egzekite kòmandman sa yo:
   • Jenere katalòg IP files
   • Jenere sistèm Platform Designer la
   • Kreye yon pwojè Intel Quartus Prime
   • Kreye yon espas travay lojisyèl epi bati lojisyèl an
   • Fè yon konpilasyon konplè
4. Telechaje objè lojisyèl an File (.sof) nan FPGA pou pwograme kle pwodiksyon HDCP ankripte yo sou EEPROM la.

Jenere konsepsyon Stratix 10 HDMI RX-TX Retransmit ansyenample ak sipò HDCP 2.3 ak sipò HDCP 1.4 paramèt vire sou, Lè sa a, swiv etap sa a yo enkli kle nan pwoteksyon HDCP.

• Kopi mif la file (hdcp_kmem.mif) ki te pwodwi nan sèvis piblik lojisyèl KEYENC (seksyon Encrypt Single Key for Single EEPROM nan paj 113) /quartus/hdcp/ anyè.

4.3.4. Konpile konsepsyon an
Apre ou fin mete pwòp kle pwodiksyon HDCP ou a nan FPGA a oswa pwograme kle pwodiksyon HDCP ankripte yo nan EEPROM la, ou kapab kounye a konpile konsepsyon an.

1. Lanse lojisyèl Intel Quartus Prime Pro Edition epi ouvri /quartus/a10_hdmi2_demo.qpf.
2. Klike sou Pwosesis ➤ Kòmanse Konpilasyon.

4.3.5. View Rezilta yo
Nan fen demonstrasyon an, ou pral kapab view rezilta yo sou HDCPenabled HDMI ekstèn koule a.
Pou view rezilta demonstrasyon an, swiv etap sa yo:

1. Pouvwa Intel FPGA tablo a.
2. Chanje anyè a /quartus/.
3. Tape lòd sa a sou Nios II Command Shell pou telechaje objè lojisyèl an File (.sof) nan FPGA la. nios2-configure-sof output_files/ .sof
4. Pouvwa HDCP ki pèmèt HDMI sous ekstèn ak koule (si ou pa te fè sa). Lavabo ekstèn HDMI a montre pwodiksyon sous ekstèn HDMI ou a.

4.3.5.1. Pouse bouton ak fonksyon ki ap dirije
Sèvi ak bouton pouse yo ak fonksyon ki ap dirije sou tablo a pou kontwole demonstrasyon ou a.

Tablo 57. Pouse bouton ak endikatè ki ap dirije (SIPÒ FRL = 0)

Pouse bouton/dirije	Fonksyon
cpu_resetn	Peze yon fwa pou fè sistèm reset.
user_pb[0]	Peze yon fwa pou chanje siyal HPD a sou sous HDMI estanda.
user_pb[1]	• Peze epi kenbe pou enstwi nwayo TX la pou voye siyal kode DVI a. • Lage pou voye HDMI kode siyal la. • Asire w ke videyo kap vini an se nan espas koulè 8 bpc RGB.
user_pb[2]	• Peze epi kenbe pou enstwi nwayo TX a sispann voye InfoFrames yo soti nan siyal sideband yo. • Lage pou rekòmanse voye InfoFrames yo soti nan siyal sideband yo.
Itilizatè_dirije[0]	RX HDMI PLL estati fèmen. • 0: Debloke • 1: Fèmen
Itilizatè_dirije[1]	RX HDMI nwayo fèmen estati • 0: Omwen 1 chanèl debloke • 1: Tout 3 chanèl fèmen
Itilizatè_dirije[2]	RX HDCP1x IP dechifre estati. • 0: Inaktif • 1: Aktif
Itilizatè_dirije[3]	RX HDCP2x IP dechifre estati. • 0: Inaktif • 1: Aktif
Itilizatè_dirije[4]	TX HDMI PLL estati fèmen. • 0: Debloke • 1: Fèmen
Itilizatè_dirije[5]	TX transceiver PLL estati fèmen. • 0: Debloke • 1: Fèmen
Itilizatè_dirije[6]	TX HDCP1x IP chifreman estati. • 0: Inaktif • 1: Aktif
Itilizatè_dirije[7]	TX HDCP2x IP chifreman estati. • 0: Inaktif • 1: Aktif

Tablo 58. Pouse bouton ak endikatè ki ap dirije (SIPÒ FRL = 1)

Pouse bouton/dirije	Fonksyon
cpu_resetn	Peze yon fwa pou fè sistèm reset.
user_dipsw	Itilizatè-defini switch DIP pou chanje mòd pasaj la. • OFF (pozisyon par défaut) = Passthrough HDMI RX sou FPGA a jwenn EDID a soti nan koule ekstèn epi prezante li nan sous ekstèn li konekte ak. • ON = Ou ka kontwole pousantaj RX maksimòm FRL a nan tèminal Nios II la. Kòmandman an modifye RX EDID pa manipile valè maksimòm FRL pousantaj. Gade Kouri konsepsyon an nan diferan pousantaj FRL nan paj 33 pou plis enfòmasyon sou fikse diferan tarif FRL yo.
kontinye…

Pouse bouton/dirije	Fonksyon
user_pb[0]	Peze yon fwa pou chanje siyal HPD a sou sous HDMI estanda.
user_pb[1]	Rezève.
user_pb[2]	Peze yon fwa pou li rejis SCDC ki soti nan koule ki konekte ak TX kat pitit fi Bitec HDMI 2.1 FMC la. Nòt: Pou pèmèt li, ou dwe mete DEBUG_MODE a 1 nan lojisyèl an.
user_led_g[0]	RX FRL revèy PLL estati fèmen. • 0: Debloke • 1: Fèmen
user_led_g[1]	RX HDMI estati videyo fèmen. • 0: Debloke • 1: Fèmen
user_led_g[2]	RX HDCP1x IP dechifre estati. • 0: Inaktif • 1: Aktif
user_led_g[3]	RX HDCP2x IP dechifre estati. • 0: Inaktif • 1: Aktif
user_led_g[4]	TX FRL revèy PLL fèmen estati. • 0: Debloke • 1: Fèmen
user_led_g[5]	TX HDMI videyo fèmen estati. • 0 = Debloke • 1 = Fèmen
user_led_g[6]	TX HDCP1x IP chifreman estati. • 0: Inaktif • 1: Aktif
user_led_g[7]	TX HDCP2x IP chifreman estati. • 0: Inaktif • 1: Aktif

4.4. Pwoteksyon kle chifreman entegre nan konsepsyon FPGA
Anpil desen FPGA aplike chifreman, epi souvan gen bezwen an entegre kle sekrè nan bitstream FPGA la. Nan nouvo fanmi aparèy, tankou Intel Stratix 10 ak Intel Agilex, gen yon blòk Manadjè Aparèy Sekirize ki kapab bay ak jere kle sekrè sa yo san danje. Kote karakteristik sa yo pa egziste, ou ka sekirize kontni an nan bitstream FPGA, ki gen ladan nenpòt kle itilizatè sekrè entegre, ak chifreman.
Kle itilizatè yo ta dwe kenbe an sekirite nan anviwònman konsepsyon ou, epi depreferans ajoute nan konsepsyon an lè l sèvi avèk yon pwosesis sekirite otomatik. Etap sa yo montre kijan ou ka aplike yon pwosesis konsa ak zouti Intel Quartus Prime.

1. Devlope ak optimize HDL nan Intel Quartus Prime nan yon anviwònman ki pa an sekirite.
2. Transfere konsepsyon an nan yon anviwònman an sekirite epi aplike yon pwosesis otomatik pou mete ajou kle sekrè a. Memwa sou-chip entegre valè kle a. Lè kle a mete ajou, inisyalizasyon memwa a file (.mif) ka chanje epi koule asanblaj "quartus_cdb –update_mif" ka chanje kle pwoteksyon HDCP san yo pa re-konpile. Etap sa a trè rapid nan kouri ak prezève distribisyon orijinal la.
3. Intel Quartus Prime bitstream a Lè sa a, ankripte ak kle FPGA la anvan ou transfere bitstream an chiffres tounen nan anviwònman an ki pa an sekirite pou tès final la ak deplwaman.

Li rekòmande pou enfim tout aksè debug ki ka refè kle sekrè a nan FPGA la. Ou ka enfim kapasite debug konplètman lè w enfim JTAG pò, oswa oaza enfim ak review ke pa gen okenn karakteristik debug tankou editè memwa nan sistèm oswa Signal Tap ka refè kle a. Al gade nan AN 556: Sèvi ak Karakteristik Sekirite Konsepsyon nan Intel FPGA pou plis enfòmasyon sou itilizasyon karakteristik sekirite FPGA ki gen ladan etap espesifik sou fason pou ankripte FPGA bitstream la ak konfigirasyon opsyon sekirite tankou enfim J.TAG aksè.

Nòt:
Ou ka konsidere etap adisyonèl nan ofiskasyon oswa chifreman ak yon lòt kle nan kle sekrè a nan depo MIF la.
Enfòmasyon ki gen rapò
AN 556: Sèvi ak karakteristik sekirite konsepsyon nan Intel FPGA

4.5. Konsiderasyon sekirite
Lè w ap itilize karakteristik HDCP a, pa bliye konsiderasyon sekirite sa yo.

• Lè w ap desine yon sistèm repete, ou dwe bloke videyo ki resevwa a pou l pa antre nan IP TX nan kondisyon sa yo:
  — Si videyo resevwa a ankripte HDCP (sa vle di estati chifreman hdcp1_enabled oswa hdcp2_enabled soti nan IP RX a deklare) epi videyo transmèt la pa ankripte HDCP (sètadi estati chifreman hdcp1_enabled oswa hdcp2_enabled soti nan IP TX la pa afime).
  — Si videyo resevwa a se HDCP TIP 1 (sa vle di streamid_type soti nan IP RX a deklare) epi videyo a transmèt se HDCP 1.4 ankripte (sa vle di estati chifreman hdcp1_enabled soti nan IP TX a deklare)
• Ou ta dwe kenbe konfidansyalite ak entegrite kle pwodiksyon HDCP ou yo, ak nenpòt kle chifreman itilizatè.
• Intel rekòmande pou w devlope nenpòt pwojè ak sous konsepsyon Intel Quartus Prime files ki genyen kle chifreman nan yon anviwònman kalkile an sekirite pou pwoteje kle yo.
• Intel rekòmande fòtman ou sèvi ak karakteristik sekirite konsepsyon yo nan FPGA yo pou pwoteje konsepsyon an, ki gen ladan nenpòt kle chifreman entegre, kont kopi san otorizasyon, jeni ranvèse, ak t.ampering.

Enfòmasyon ki gen rapò
AN 556: Sèvi ak karakteristik sekirite konsepsyon nan Intel FPGA

4.6. Gid debug
Seksyon sa a dekri siyal estati HDCP itil ak paramèt lojisyèl ki ka itilize pou debogaj. Li genyen tou kesyon yo poze souvan (FAQ) sou kouri konsepsyon ansyen anample.

4.6.1. Siyal Estati HDCP
Gen plizyè siyal ki itil pou idantifye kondisyon k ap travay nan nwayo IP HDCP yo. Siyal sa yo disponib nan konsepsyon ansyen anample nivo siperyè epi yo mare nan dirije yo bor:

Non siyal	Fonksyon
hdcp1_enabled_rx	RX HDCP1x IP Decryptage Estati 0: Inaktif 1: Aktif
hdcp2_enabled_rx	RX HDCP2x IP Decryptage Estati 0: Inaktif 1: Aktif
hdcp1_enabled_tx	TX HDCP1x IP Chifre Estati 0: Inaktif 1: Aktif
hdcp2_enabled_tx	TX HDCP2x IP Chifre Estati 0: Inaktif 1: Aktif

Ale nan Tablo 57 nan paj 115 ak Tablo 58 nan paj 115 pou plasman LED respektif yo.
Eta aktif siyal sa yo endike ke IP HDCP la otantifye epi resevwa/voye kouran videyo chiffres. Pou chak direksyon, sèlman HDCP1x oswa HDCP2x
siyal estati cryptage/decryptage aktif. Pou egzanpample, si swa hdcp1_enabled_rx oswa hdcp2_enabled_rx aktif, HDCP la sou bò RX pèmèt ak dechifre kouran videyo a chiffres soti nan sous la videyo ekstèn.

4.6.2. Modifye paramèt lojisyèl HDCP
Pou fasilite pwosesis debogaj HDCP, ou ka modifye paramèt yo nan hdcp.c.
Tablo ki anba a rezime lis paramèt configurable ak fonksyon yo.

Paramèt	Fonksyon
SUPPORT_HDCP1X	Pèmèt HDCP 1.4 sou bò TX
SUPPORT_HDCP2X	Pèmèt HDCP 2.3 sou bò TX
DEBUG_MODE_HDCP	Pèmèt mesaj debug pou TX HDCP
REPEATER_MODE	Pèmèt mòd repete pou HDCP konsepsyon egzanpample

Pou modifye paramèt yo, chanje valè yo nan valè yo vle nan hdcp.c. Anvan w kòmanse konpilasyon an, fè chanjman sa a nan build_sw_hdcp.sh:

1. Jwenn liy sa a epi fè kòmantè pou anpeche lojisyèl an modifye file ke yo te ranplase pa orijinal la files soti nan chemen enstalasyon Intel Quartus Prime Software.
   
2.  Kouri "./build_sw_hdcp.sh" pou konpile lojisyèl ajou.
3. Jenere .elf la file ka enkli nan konsepsyon an atravè de metòd:
   a. Kouri "nios2-download -g file non>". Reyajiste sistèm lan apre pwosesis telechaje la fini pou asire bon fonksyonalite.
   b. Kouri "quartus_cdb --update_mif" pou mete ajou inisyalizasyon memwa a files. Kouri assembler pou jenere nouvo .sof file ki gen ladann lojisyèl ajou a.

4.6.3. Kesyon yo poze souvan (FAQ)
Tablo 59. Sentòm Echèk ak Gid

Nimewo	Sentòm Echèk	Gid
1.	RX a ap resevwa videyo chiffres, men TX a ap voye yon videyo estatik nan koulè ble oswa nwa.	Sa a se akòz otantifikasyon an TX san siksè ak koule ekstèn. Yon repetiteur HDCP-kapab pa dwe transmèt videyo a nan fòma ki pa kode si videyo ki fèk ap rantre nan enskripsyon an. Pou reyalize sa a, yon videyo estatik nan koulè ble oswa nwa ranplase videyo sortan an lè siyal estati chifreman TX HDCP la inaktif pandan siyal estati dechifrement RX HDCP aktif. Pou gid egzak yo, al gade nan Konsiderasyon sekirite nan paj 117. Sepandan, konpòtman sa a ka anpeche pwosesis debogaj la lè w ap pèmèt konsepsyon HDCP la. Anba la a se metòd la enfim bloke videyo a nan konsepsyon ansyen anample: 1. Jwenn koneksyon pò sa a nan nivo siperyè konsepsyon ansyen anample. Pò sa a fè pati modil hdmi_tx_top la. 2. Modifye koneksyon pò a nan liy sa a:
2.	Siyal estati chifreman TX HDCP aktif men foto nèj parèt nan koule en a.	Sa a se akòz koule a en pa dechifre videyo a sortan chiffres kòrèkteman. Asire w ke ou bay konstan mondyal la (LC128) TX HDCP IP la. Valè a dwe valè pwodiksyon an ak kòrèk.
3.	TX HDCP siyal estati chifreman enstab oswa toujou inaktif.	Sa a se akòz otantifikasyon TX san siksè ak koule en. Pou fasilite pwosesis debogaj la, ou ka pèmèt DEBUG_MODE_HDCP paramèt nan hdcp.c. Gade Modifye paramèt lojisyèl HDCP nan paj 118 sou direktiv yo. 3a-3c sa yo ta ka kòz posib pou otantifikasyon TX san siksè.
3a.	Jounal debug lojisyèl an kontinye enprime mesaj sa a "HDCP 1.4 pa sipòte pa en (Rx)".	Mesaj la endike koule en a pa sipòte tou de HDCP 2.3 ak HDCP 1.4. Asire w ke koule en an sipòte HDCP 2.3 oswa HDCP 1.4.
3b.	Otantifikasyon TX echwe mwatye.	Sa a se akòz nenpòt pati nan otantifikasyon an TX tankou verifikasyon siyati, chèk lokalite elatriye ka echwe. Asire w ke koule en a ap itilize kle pwodiksyon men se pa kle faks.
3c.	Jounal debogaj lojisyèl an kontinye enprime "Re-otantifikasyon	Mesaj sa a endike koule en a te mande re-otantifikasyon paske videyo resevwa a pa te dechifre kòrèkteman. Asire w ke ou bay konstan mondyal la (LC128) TX HDCP IP la. Valè a dwe valè pwodiksyon an ak valè a kòrèk.
kontinye…

Nimewo	Sentòm Echèk	Gid
	se obligatwa" apre otantifikasyon HDCP fini.
4.	RX HDCP siyal estati dechifrement inaktif byenke sous la en pèmèt HDCP.	Sa a endike ke RX HDCP IP a pa te reyalize eta otantifye a. Pa default, la REPEATER_MODE paramèt pèmèt nan konsepsyon an eksample. Si la REPEATER_MODE se aktive, asire w ke TX HDCP IP la otantifye. Lè a REPEATER_MODE paramèt pèmèt, RX HDCP IP eseye otantifikasyon kòm yon repete si TX a konekte ak yon koule HDCP-kapab. Otantifikasyon an sispann mwatye pandan y ap tann IP TX HDCP pou konplete otantifikasyon an ak koule en epi pase RECEIVERID_LIST a IP HDCP RX. Delè jan sa defini nan Spesifikasyon HDCP a se 2 segonn. Si TX HDCP IP a pa kapab konplete otantifikasyon an nan peryòd sa a, sous la en trete otantifikasyon an kòm echèk epi inisye re-otantifikasyon jan sa espesifye nan Spesifikasyon HDCP la.
		Nòt: • Gade Modifye paramèt lojisyèl HDCP nan paj 118 pou metòd pou enfim REPEATER_MODE paramèt pou rezon debogaj. Apre enfim la REPEATER_MODE paramèt, RX HDCP IP la toujou eseye otantifikasyon kòm yon reseptè pwen final. TX HDCP IP la pa fèmen pwosesis otantifikasyon an.
		• Si la REPEATER_MODE paramèt pa pèmèt, asire w ke kle HDCP bay IP HDCP a se valè pwodiksyon an ak valè a kòrèk.
5.	RX HDCP dechifre estati siyal enstab.	Sa vle di RX HDCP IP a te mande re-otantifikasyon imedyatman apre eta a otantifye reyalize. Sa a se pwobableman akòz videyo ki fèk ap rantre an chiffres pa dechifre kòrèkteman pa RX HDCP IP la. Asire w ke konstan mondyal la (LC128) bay nwayo a RX HDCP IP se valè pwodiksyon ak valè a kòrèk.

HDMI Intel Arria 10 FPGA IP Design Example Achiv Gid Itilizatè yo

Pou dènye vèsyon ak vèsyon anvan gid itilizatè sa a, al gade nan HDMI Intel® Arria 10 FPGA IP Design Ex.ample Gid itilizatè. Si yon IP oswa yon vèsyon lojisyèl pa nan lis la, gid itilizatè a pou IP oswa vèsyon lojisyèl anvan an aplike.
Vèsyon IP yo se menm jan ak vèsyon lojisyèl Intel Quartus Prime Design Suite jiska v19.1. Soti nan vèsyon lojisyèl Intel Quartus Prime Design Suite 19.2 oswa pita, IP
nwayo gen yon nouvo konplo vèsyon IP.

Istwa revizyon pou HDMI Intel Arria 10 FPGA IP Design Example Gid itilizatè

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2022.12.27	22.4	19.7.1	Te ajoute yon nouvo paramèt pou chwazi revizyon kat pitit fi HDMI nan seksyon Kondisyon Materyèl ak Lojisyèl nan konsepsyon ansyen an.ample pou HDMI 2.0 (mòd ki pa FRL).
2022.07.29	22.2	19.7.0	• Notifikasyon pou retire eleman Cygwin nan vèsyon Windows* Nios II EDS ak egzijans pou enstale WSL pou itilizatè Windows* yo. • Mizajou vèsyon kat pitit fi soti nan Revizyon 4 rive nan 9 kote sa aplikab nan tout dokiman an.
2021.11.12	21.3	19.6.1	• Mete ajou seksyon Sere kle pwodiksyon HDCP ankripte yo nan memwa flash ekstèn oswa EEPROM (Sipò HDCP Key Management = 1) pou dekri nouvo sèvis piblik lojisyèl chifreman kle (KEYENC). • Retire figi sa yo: — Etalaj done kle faks R1 pou kle prive RX — Etalaj done nan kle pwodiksyon HDCP (placeholder) - Etalaj done nan kle pwoteksyon HDCP (kle predefini) — Kle pwoteksyon HDCP inisyalize nan hdcp2x_tx_kmem.mif — Kle pwoteksyon HDCP inisyalize nan hdcp1x_rx_kmem.mif — Kle pwoteksyon HDCP inisyalize nan hdcp1x_tx_kmem.mif • Te deplase sou-seksyon HDCP Key Map soti nan DCP Key Files soti nan Debug Gid nan magazen plenn HDCP pwodiksyon kle nan FPGA a (Sipò HDCP Key Management = 0).
2021.09.15	21.1	19.6.0	Retire referans a ncsim
2021.05.12	21.1	19.6.0	• Ajoute lè SUPPORT FRL = 1 oswa SUPPORT HDCP KEY MANAGEMENT = 1 nan deskripsyon Figi 29 HDCP Over HDMI Design Example Blòk Dyagram. • Te ajoute etap sa yo nan memwa kle HDCP files nan Design Walkthrough. • Te ajoute Lè SUPPORT FRL = 0 nan seksyon Enstalasyon ardware la. • Te ajoute etap la pou vire sou sipò HDCP Key Management paramèt nan Jenere konsepsyon an. • Te ajoute yon nouvo sou-seksyon Sere kle pwodiksyon ankripte HDCP nan memwa ekstèn flash oswa EEPROM (Sipò HDCP Key Management = 1).
kontinye…

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
			• Chanje non Tablo Pouse Bouton ak Endikatè ki ap dirije yo Pouse Bouton ak Endikatè ki ap dirije (SUPPORT FRL = 0). • Te ajoute bouton pouse tab ak endikatè ki ap dirije (SIPÒ FRL = 1). • Te ajoute yon nouvo chapit Pwoteksyon kle chifreman entegre nan Design FPGA. • Te ajoute yon nouvo chapit Gid Debug ak sou-seksyon HDCP Status Signals, Modifying HDCP Software Parameter ak Kesyon yo poze souvan.
2021.04.01	21.1	19.6.0	• Mizajou Konpozan Figi obligatwa pou konsepsyon RX-sèlman oswa TX-sèlman. • Mete ajou Tablo Jenere RTL Files. • Mizajou Figi HDMI RX Top Eleman. • Retire Seksyon HDMI RX Top Link Fòmasyon Pwosesis. • Mete ajou etap sa yo nan Kouri konsepsyon an nan diferan pousantaj FRL. • Mizajou Figi HDMI 2.1 Design Example Clocking Scheme. • Mete ajou siyal konplo tabl yo. • Mete ajou Figi HDMI RX-TX Blòk Dyagram pou ajoute yon koneksyon soti nan Transceiver Arbiter nan TX tèt.
2020.09.28	20.3	19.5.0	• Retire nòt la ke konsepsyon HDMI 2.1 example nan mòd FRL sipòte sèlman vitès klas -1 aparèy nan HDMI Intel FPGA IP Design Example Gid Quick Start pou Intel Arria 10 Aparèy ak HDMI 2.1 Design Example (Sipò FRL = 1) seksyon. Konsepsyon an sipòte tout klas vitès. • Retire enfòmasyon ls_clk nan tout konsepsyon HDMI 2.1 egzanpample seksyon ki gen rapò. Domèn ls_clk pa itilize ankò nan konsepsyon ansyen anample. • Mete ajou dyagram blòk yo pou konsepsyon HDMI 2.1 example nan mòd FRL nan HDMI 2.1 Design Example (Sipò FRL = 1), Kreye RX-Sèlman oswa TX-Sèlman Desen Konpozan Design, ak seksyon Chèchite Scheme. • Mete ajou anyè yo ak pwodwi files nan seksyon Estrikti Anyè. • Retire siyal ki pa enpòtan, epi ajoute oswa modifye deskripsyon konsepsyon HDMI 2.1 sa a egzanpampsiyal yo nan seksyon Siyal Entèfas: - sys_init — txpll_frl_locked — tx_os — txphy_rcfg* siyal yo — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Te ajoute paramèt sa yo nan seksyon Design RTL Parameters: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — ITILIZE FPLL — POLARITY_ENVERSION
kontinye…

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
			• Mete ajou dyagram blòk yo pou konsepsyon HDMI 2.0 example pou lojisyèl Intel Quartus Prime Pro edisyon nan HDMI 2.0 Design Example (Sipò FRL = 0), Kreye RX-Only oswa TX-Sèlman Designs Design Components, ak seksyon Scheme Clocking. • Mete ajou revèy la ak reset non siyal yo nan seksyon Ensèsyon ak Filtraj InfoFrame Dynamic Range and Mastering (HDR). • Retire siyal ki pa enpòtan, epi ajoute oswa modifye deskripsyon konsepsyon HDMI 2.0 sa a egzanpampsiyal yo nan seksyon Siyal Entèfas: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — nios_tx_i2c* siyal yo — hdmi_ti_i2c* siyal yo — tx_i2c_avalon* siyal yo — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n — i2c_master* siyal yo — nios_tx_i2c* siyal yo — measure_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* siyal - powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* siyal yo • Te ajoute yon nòt ke banc test simulation pa sipòte pou desen ak la Mete I2C paramèt pèmèt ak mete ajou mesaj la simulation nan seksyon an Simulation Testbench. • Mete ajou seksyon Amelyore konsepsyon ou a.
2020.04.13	20.1	19.4.0	• Te ajoute yon nòt ke konsepsyon HDMI 2.1 example nan mòd FRL sipòte sèlman vitès klas -1 aparèy nan HDMI Intel FPGA IP Design Example Gid Quick Start pou Intel Arria 10 Aparèy ak Deskripsyon detaye pou HDMI 2.1 Design Example (Sipò FRL = 1) seksyon. • Deplase HDCP sou HDMI Design Example pou Intel Arria 10 Aparèy seksyon nan HDMI Intel FPGA IP Itilizatè Gid la. • Edited seksyon an Simulation Design pou enkli odyo yoample dèlko, sideband done dèlko, ak ksilyè done dèlko ak mete ajou mesaj simulation siksè. • Retire nòt ki endike simulation ki disponib sèlman pou Sipòte FRL nòt desen ki andikape. Simulation disponib kounye a pou Sipòte FRL pèmèt desen tou. • Mete ajou deskripsyon karakteristik nan Deskripsyon detaye pou HDMI 2.1 Design Example (Sipò FRL Pèmèt) seksyon.
kontinye…

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
			• Edite dyagram blòk la nan dyagram nan blòk konsepsyon HDMI 2.1 RX-TX, konpozan konsepsyon, ak seksyon Kreye konsepsyon RX-sèlman oswa TX-sèlman pou konsepsyon HDMI 2.1 ex.ample. Te ajoute nouvo konpozan epi retire eleman ki pa aplikab ankò. • Edite enstriksyon script main.c nan seksyon Kreye RX-Only oswa TX-Only Designs. • Mete ajou seksyon Estrikti Anyè yo pou ajoute nouvo dosye ak files pou tou de HDMI 2.0 ak HDMI 2.1 konsepsyon eksamples. • Mete ajou seksyon Kondisyon Materyèl ak Lojisyèl pou konsepsyon HDMI 2.1 example. • Mete ajou dyagram blòk la ak deskripsyon siyal yo nan seksyon Ensèsyon ak Filtrage InfoFrame Dynamic Range and Mastering (HDR) pou HDMI 2.1 konsepsyon ansyen.ample. • Te ajoute yon nouvo seksyon, Kouri konsepsyon an nan diferan pousantaj FRL, pou konsepsyon HDMI 2.1 ansyen an.amples. • Mete ajou dyagram blòk la ak deskripsyon siyal yo nan seksyon Scheme Clocking pou konsepsyon HDMI 2.1 example. • Te ajoute deskripsyon sou itilizatè DIP switch nan seksyon an Enstalasyon Materyèl pou HDMI 2.1 konsepsyon egzanpample. • Mete ajou seksyon Limit konsepsyon pou HDMI 2.1 konsepsyon eksample. • Mete ajou seksyon Amelyore konsepsyon ou a. • Mete ajou seksyon Simulation Testbench pou tou de konsepsyon HDMI 2.0 ak HDMI 2.1 eksamples.
2020.01.16	19.4	19.3.0	• Mete ajou HDMI Intel FPGA IP Design Example Gid Quick Start pou Intel Arria 10 Aparèy seksyon ak enfòmasyon sou konsepsyon HDMI 2.1 ki fèk ajoute ansyen an.ample ak mòd FRL. • Te ajoute yon nouvo chapit, Deskripsyon detaye pou HDMI 2.1 Design Example (Support FRL Enabled) ki gen tout enfòmasyon enpòtan sou konsepsyon ki fèk ajoute eksample. • Chanje non HDMI Intel FPGA IP Design Example detaye dekri teren pou detaye dekri teren pou HDMI 2.0 Conception Egzample pou pi bon klè.
2019.10.31	18.1	18.1	• Te ajoute pwodwi files nan katab la tx_control_src: ti_i2c.c ak ti_i2c.h. • Te ajoute sipò pou revizyon 11 kat pitit fi FMC nan Egzijans Materyèl ak Lojisyèl ak Konpile ak Tès Konsepsyon an. • Retire seksyon Limit konsepsyon an. Limitasyon an konsènan vyolasyon distribisyon an sou kontrent maksimòm skew yo te rezoud nan vèsyon an 18.1 nan HDMI Intel FPGA IP la. • Te ajoute yon nouvo paramèt RTL, BITEC_DAUGHTER_CARD_REV, pou pèmèt ou chwazi revizyon kat pitit fi Bitec HDMI a.
kontinye…

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
			• Mete ajou deskripsyon siyal fmcb_dp_m2c_p ak fmcb_dp_c2m_p pou genyen enfòmasyon sou revizyon 11, 6, ak 4 kat pitit fi FMC yo. • Te ajoute nouvo siyal sa yo pou kat pitit fi Bitec revizyon 11: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — address oc_i2c_master_ti_avalon_anti_slave_a — oc_i2c_master_ti_avalon_anti_slave_w rite — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Te ajoute yon seksyon sou Amelyore konsepsyon ou.
2017.11.06	17.1	17.1	• Chanje non HDMI IP nwayo a HDMI Intel FPGA IP dapre Intel rebranding. • Chanje tèm Qsys nan Platform Designer. • Te ajoute enfòmasyon sou Dynamic Range ak Mastering InfoFrame (HDR) ensèsyon ak karakteristik filtraj. • Mete ajou estrikti anyè a: — Te ajoute dosye script ak lojisyèl ak files. — Mizajou komen ak hdr files. — Retire atx files. — Diferansye files pou Intel Quartus Prime Standard Edition ak Intel Quartus Prime Pro Edition. • Mete ajou seksyon Jenerasyon konsepsyon an pou ajoute aparèy ki itilize kòm 10AX115S2F4I1SG. • Edite pousantaj done transceiver pou 50-100 MHz TMDS frekans revèy a 2550-5000 Mbps. • Mete ajou enfòmasyon sou lyen RX-TX ke ou ka lage bouton user_pb[2] pou enfim filtraj ekstèn. • Mete ajou dyagram koule lojisyèl Nios II ki enplike kontwòl yo pou mèt I2C ak sous HDMI. • Te ajoute enfòmasyon sou la Design Example Paramèt GUI. • Te ajoute HDMI RX ak TX Top paramèt konsepsyon. • Te ajoute siyal wo nivo HDMI RX ak TX sa yo: — mgmt_clk - reset — i2c_clk — hdmi_clk_in — Retire siyal wo nivo HDMI RX ak TX sa yo: • vèsyon • i2c_clk
kontinye…

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
			• Te ajoute yon nòt ke anviwònman analòg transceiver la teste pou Intel Arria 10 FPGA Development Kit ak Bitec HDMI 2.0 Daughter card. Ou ka modifye anviwònman analòg pou tablo w la. • Te ajoute yon lyen pou kontourneman pou evite trame nan PLL kaskad oswa chemen revèy ki pa dedye pou revèy referans Intel Arria 10 PLL. • Te ajoute yon nòt ke ou pa ka itilize yon peny transceiver RX kòm yon refclk CDR pou HDMI RX oswa kòm yon refclk TX PLL pou HDMI TX. • Te ajoute yon nòt sou fason pou ajoute set_max_skew contrainte pou desen ki itilize TX PMA ak lyezon PCS.
2017.05.08	17.0	17.0	• Rebranded kòm Intel. • Chanje nimewo pati. • Mete ajou estrikti anyè a: — Te ajoute hdr files. — Chanje qsys_vip_passthrough.qsys an nios.qsys. — Te ajoute fileyo deziyen pou Intel Quartus Prime Pro Edition. • Mizajou enfòmasyon ki montre blòk Link RX-TX la fè filtraj ekstèn tou sou High Dynamic Range (HDR) Infoframe ki soti nan done oksilyè HDMI RX yo epi mete yon ansyen.ample HDR Infoframe nan done oksilyè HDMI TX a atravè multiplexeur Avalon ST. • Te ajoute yon nòt pou deskripsyon Transceiver Native PHY ke pou satisfè egzijans skew HDMI TX entè-chanèl la, ou bezwen mete opsyon mòd lyezon kanal TX nan editè paramèt Arria 10 Transceiver Native PHY pou PMA ak PCS lyezon. • Mizajou deskripsyon pou os ak mezi siyal yo. • Modifye overs yoampFaktè ling pou diferan pousantaj done transceiver nan chak ranje frekans revèy TMDS pou sipòte konplo revèy dirèk TX FPLL. • Chanje TX IOPLL pou TX FPLL kaskad revèy konplo nan TX FPLL konplo dirèk. • Te ajoute siyal reconfiguration TX PMA. • Edite USER_LED[7] oversampestati ling. 1 endike oversampdirije (pousantaj done <1,000 Mbps nan aparèy Arria 10). • Mizajou HDMI Design Example Sipòte Simulateurs tab. VHDL pa sipòte pou NCSim. • Te ajoute lyen nan vèsyon achiv Arria 10 HDMI IP Nwayo Design Example Gid itilizatè.
2016.10.31	16.1	16.1	Premye lage.

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

Online Version
Voye Feedback
ID: 683156
Vèsyon: 2022.12.27

Dokiman / Resous

intel HDMI Arria 10 FPGA IP Design Example [pdfGid Itilizatè HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Design Example

Referans

• Manyèl itilizatè