Kontni kache
1 Intel AN 951 Stratix 10 IO Limited FPGA Design Guidelines
2 Entwodiksyon
3 Plis paseview
4 Gid lojisyèl Intel Quartus Prime
5 Gid aparèy
6 Istwa revizyon dokiman pou AN 951: Intel Stratix 10 I/O Limited FPGA Design Guidelines
7 Dokiman / Resous
7.1 Referans
8 Post ki gen rapò

intel-LOGO

Intel AN 951 Stratix 10 IO Limited FPGA Design Guidelines

intel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines-PRO

Entwodiksyon

Dokiman sa a bay direktiv konsepsyon espesifik pou FPGA Intel® Stratix® 10 I/O Limited (IOL) ki deziyen pa kòmande nimewo pati (OPN) ki fini ak -NL. I/O FPGA limite limite itilizasyon transceiver konsa ke Pleasant total unidireksyon an se ≤499 Gbps ak itilizasyon GPIO a ≤700 broch I/O. Kliyan yo ka jwenn aparèy sa yo itil kote restriksyon ekspòtasyon limite itilizasyon FPGA ak itilizasyon transceiver ak I/O pi wo pase limit sa yo. Sòf si sa presize, Intel Stratix 10 I/O Limited FPGA konpòte yo menm jan ak estanda Intel Stratix 10 FPGA. Dokiman sa a baze sou vèsyon lojisyèl Intel Quartus® Prime 21.1.

Plis paseview

Intel Stratix 10 I/O Limited (IOL) FPGA yo deziyen ak nimewo pati kòmande (OPN) ki fini ak yon sifiks -NL.
Lojisyèl Intel Quartus Prime gen restriksyon sou FPGA Intel Stratix 10 IOL pou limite itilizasyon GPIO, LVDS ak transceiver.
Tablo sa a montre sipò pou karakteristik Intel Stratix 10 IOL FPGA ak Intel Stratix 10 estanda OPN FPGA.

Tablo 1. Aparèy Intel Stratix 10 I/O limite ak Intel Stratix 10 Creole Aparèy Konparezon karakteristik:

Karakteristik Paramèt Aparèy estanda I/O limite aparèy
Konfigirasyon Scheme Sipòte tout plan ki pa gen okenn fonksyonalite oswa diferans pèfòmans.
Pwogramasyon file konpatibilite (1) (1)
GPIO ak LVDS Maksimòm I/O itilizasyon konte pin (2) (3) > 700 broch (4) ≤700 broch
Transceiver Maksimòm itilizasyon Pleasant (5) > 499 Gbps ≤499 Gbps
Rekonfigurasyon dinamik Wi Wi (6)
Nòt: 1. Gade nan la Gid Konfigirasyon Aparèy sijè pou plis detay.

2. Konte pin GPIO ak LVDS limite a 700 broch pa restriksyon IOL lojisyèl Intel Quartus Prime. Konte PIN LVDS se 2 broch pou chak pè.

3. Konte PIN I/O gen ladan I/O jeneral, LVDS I/O, ak gwo vol.tage I/O.

4. Disponibilite maksimòm I/O PIN konte depann sou seleksyon pakè aparèy la.

5. Pou plis detay sou kalkil la Pleasant lojisyèl Intel Quartus Prime, al gade nan Transceiver Bandwidth Kalkil sijè.

6. Pèmèt Rekonfigirasyon dinamik diminye lajè maksimòm transceiver pou chak restriksyon IOL lojisyèl Intel Quartus Prime. Gade nan Estati Rekonfigurasyon dinamik seksyon nan Kalkil Bandwidth Transceiver sijè pou plis enfòmasyon.

Opsyon Aparèy ki Disponib ak Nimewo Pati Komande yo
Sijè sa a montre kat ki genyen ant opsyon aparèy ki disponib yo ak kòd kòmand ki koresponn yo, epi li montre konparezon ant I/O Limited (IOL) ak kòd kòmand estanda.

Figi 1. SampKòd pou kòmande ak opsyon ki disponib pou FPGA Intel Stratix 10 ak sifiks NL si ou vleintel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (1)

Tablo ki anba la a montre nimewo pati kòmande FPGA Intel Stratix 10 IOL (OPN) ak OPN aparèy estanda Intel Stratix 10 ekivalan. Pou jwenn enfòmasyon sou kòmande aparèy ki pa nan lis sa a, kontakte reprezantan Intel ou a.
Tablo 2. Intel Stratix 10 I/O Limited (IOL) FPGA OPN ak ekivalan Standard FPGA OPN

Variant Estanda FPGA OPN I/O limite FPGA OPN
GX 1SG040HH2F35I2VG 1SG040HH2F35I2VGNL
1SG065HH2F35I2LG 1SG065HH2F35I2LGNL
1SG110HN2F43E2VG 1SG110HN2F43E2VGNL
1SG110HN2F43I2VG 1SG110HN2F43I2VGNL
1SG166HN2F43I2VG 1SG166HN2F43I2VGNL
1SG280LN2F43I2LG 1SG280LN2F43I2LGNL
1SG280HN2F43I2VG 1SG280HN2F43I2VGNL
1SG280HN2F43I2LG 1SG280HN2F43I2LGNL
TX 1ST040EH2F35I2LG 1ST040EH2F35I2LGNL
1ST110EN2F43I2VG 1ST110EN2F43I2VGNL
1ST110EN2F43I2LG 1ST110EN2F43I2LGNL
DX 1SD110PJ2F43E2VG 1SD110PJ2F43E2VGNL

Gid lojisyèl Intel Quartus Prime

Ou dwe itilize vèsyon lojisyèl Intel Quartus Prime Pro Edition 21.1 oswa pita pou konpile desen ki vize FPGA Intel Stratix 10 I/O Limited (IOL).
Sijè sa yo bay konsèy pou imigre desen Intel Quartus Prime ant Intel Stratix 10 estanda OPN FPGA ak Intel Stratix 10 IOL FPGA, ak pou konpatibilite patch lojisyèl Intel Quartus Prime.

Design Migrasyon
Gen de metòd pou imigre yon konsepsyon ant yon estanda Intel Stratix 10 FPGA ak yon Intel Stratix 10 I/O Limited (IOL) FPGA.
Design Migrasyon Metòd 1: Chanje OPN Aparèy la

  1. Nan lojisyèl Intel Quartus Prime a, klike sou Devwa ➤ Aparèy epi chwazi aparèy vize w la.
  2. Ou gen fleksibilite pou chanje kote ak devwa pin, si ou vle. Klike sou Wi lè yo mande l, pou fè lojisyèl Intel Quartus Prime retire kote yo ak devwa I/O, oswa klike sou Non pou kenbe devwa ou yo.

Figi 2. Bwat dyalòg pou retire Kote ak I/O devwa yointel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (2)

Metòd Migrasyon Konsepsyon 2: Sèvi ak Entèfas Itilizatè Migrasyon an
Entèfas itilizatè Migrasyon an ede nan tcheke konpatibilite aparèy la epi li bay yon tablo konparezon-aksesib nan Pin Migrasyon an. View nan Pin Planner- montre rezilta migrasyon ant aparèy yo chwazi pou migrasyon.

  1. Nan lojisyèl Intel Quartus Prime, klike sou Devwa ➤ Aparèy.
  2. Klike sou bouton Migrasyon Aparèy ki anba adwat fenèt Aparèy la.
    Figi 3. Exampnan bwat dyalòg Aparèy laintel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (3)
  3. Nan bwat dyalòg Aparèy Migrasyon an, chwazi aparèy migrasyon konpatib ou vle sib la.
    Figi 4. ExampBwat dyalòg Aparèy Migrasyon yointel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (4)
  4. Migrasyon Pin an View disponib nan Pin Planner, epi li fasilite konparezon ant aparèy migrasyon yo; li bay enfòmasyon sa yo:
    • Nimewo PIN
    • Aparèy migrasyon yo
    • Chèche PIN
    • Rezilta migrasyon
    • Montre sèlman broch make
    • Montre diferans migrasyon yo
    • Ekspòtasyon
    • Montre kolòn
      Louvri PIN Migrasyon an View nan Planifikatè Pin, pa klike View ➤ Fenèt Migrasyon Pin. Ou ka jwenn enfòmasyon detaye lè w klike sou chwa w la nan Pin Migration View.

Figi 5. Example nan Migrasyon an Pin Viewintel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (5)

Intel Quartus Prime Software Patch konpatibilite
Patch lojisyèl Intel Quartus Prime pou Intel Stratix 10 FPGA ak OPN estanda pa konpatib ak FPGA Intel Stratix 10 I/O Limited (IOL), sof si patch la presize sipò.
Pou mande yon patch lojisyèl Intel Quartus Prime pou FPGA Intel Stratix 10 IOL, kontakte Sipò Intel mwen an.

Mesaj erè lojisyèl Intel Quartus Prime ki gen rapò
Lè w ap konpile desen ki vize Intel Stratix 10 I/O Limited FPGA, ou ta ka rankontre mesaj erè konpilasyon jan yo montre anba a.

Tablo 3. Mesaj erè lojisyèl Intel Quartus Prime ki gen rapò

Mesaj erè lojisyèl Intel Quartus Prime Referans
Konsepsyon sa a sèvi ak yon aparèy ki limite a yon maksimòm de 700 itilizatè-IO. Kounye a,I/O konte pin> yo ap itilize!" Mesaj Erè pou > 700 Pins Itilizasyon
Aparèy aktyèl laaparèy OPNTo done > a pa ka depase 499 Gbps. To done TX konsepsyon an seTX kimilatif done pousantaj>, ak RX done-to seRX done kimilatif pousantaj>. Mesaj erè pou konsepsyon ki depase maksimòm transceiver Bandwidth

Gid aparèy

Intel Stratix 10 I/O Limited (IOL) FPGA sipòte menm konfigirasyon aparèy yo kòm Intel Stratix 10 estanda OPN FPGA yo. Sijè sa yo bay direktiv pou konfigirasyon GPIO, LVDS, ak karakteristik transceiver pou asire konpilasyon konsepsyon siksè sou Intel Stratix 10 IOL FPGA.

Gid Konfigirasyon Aparèy
FPGA Intel Stratix 10 I/O Limited (IOL) gen idantite aparèy inik ki kontwole firmwèr aparèy pou anpeche chaje pwogramasyon san otorizasyon. files.
Pwogramasyon File Konpatibilite
Tablo sa a montre pwogramasyon file konpatibilite ant aparèy OPN estanda ak aparèy IOL OPN ekivalan. Si ou vize menm konsepsyon an tou de yon aparèy OPN estanda ak yon aparèy IOL OPN konpatib, ou ka chwazi konpile konsepsyon an lè l sèvi avèk IOL OPN sèlman.

Tablo 4. Pwogramasyon File Konpatibilite ant Intel Stratix 10 FPGA ak Standard OPN ak Intel Stratix 10 I/O Limited FPGA ak IOL OPN

Aparèy estanda Intel Stratix 10 Intel Stratix 10 I/O limite aparèy
Pwogramasyon file pwodwi ak I/O Limited OPN Wi Wi
Pwogramasyon file pwodwi ak OPN estanda Wi Non

Metòd pou idantifye yon aparèy OPN nan pwogramasyon .SOF File
Etap sa yo pèmèt ou detèmine si yon .SOF bay yo file vize yon Intel Stratix 10 FPGA ak Standard OPN oswa yon Intel Stratix 10 FPGA ak IOL OPN.

  1. Ale nan koòdone liy kòmand lojisyèl Intel Quartus Prime.
  2. Chanje anyè k ap travay la pou jwenn .SOF la file: $cdfile_anyè>
  3. Tape epi kouri lòd quartus_pfg: $ quartus_pfg -ifilenon>.sof
  4. Nan mesaj ki parèt la, chèche Aparèy: .

Figi sa a montre yon ansyenampli nan mesaj lojisyèl Intel Quartus Prime ki parèt la. Nimewo a pati nan vize Intel Stratix 10 I/O Limited FPGA fini ak NL.

Figi 6. Example nan Intel Quartus Prime Software Message ki montre IOL OPN nan .SOF Fileintel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (6)

Pou enfòmasyon sou ID Aparèy, al gade nan ID Aparèy nan Intel Stratix 10 JTAG Gid Itilizatè pou Tès Boundary-Scan.
Enfòmasyon ki gen rapò
Intel Stratix 10 JTAG Boundary-Scan tès pou itilizatè gid

Gid GPIO ak LVDS
Sijè sa yo bay konparezon resous antre/sòti (I/O) ak direktiv migrasyon konsepsyon.

Konparezon Resous I/O Ant Estanda OPN ak IOL OPN Aparèy
Tablo sa a konpare Intel Stratix 10 OPN estanda ak Intel Stratix 10 I/O Limited (IOL) OPN FPGA.

Tablo 5. Resanblans ak diferans ki genyen ant Intel Stratix 10 Standard OPN ak I/O limite OPN FPGAs

Atik Resanblans Diferans
I/O Karakteristik Karakteristik I/O yo idantik. (1) Okenn
Fonksyon PIN Tout fonksyon PIN ki gen ladan broch pouvwa ak konfigirasyon ki dekri nan pin-out aparèy Intel Stratix 10 la files yo idantik. (2) Okenn
I/O Itilizasyon Limit Pou pakè F35 & F43, limit total itilizasyon konte I/O yo idantik ant aparèy OPN estanda ak IOL OPN, paske tou de gen <700 broch I/O sèlman. Pou pakè F50, F55 & F74 (3) itilizasyon total I/O limite a yon maksimòm de 700 broch pou IOL OPNs. 700 I/O broch yo ka nenpòt konbinezon PIN ki nan lis nan pin-out la file. Pou konsepsyon ki itilize plis pase 700 broch nan aparèy OPN estanda, yo dwe redui kantite total I/O a a

≤700 pou anfòm nan aparèy IOL la.
Nòt: 1. Gade Intel Stratix 10 Gid Itilizatè I/O jeneral pou jwenn enfòmasyon sou karakteristik Intel Stratix 10 I/O.

2. Gade Intel® Stratix® 10 Aparèy Pin-Out Files.

3. Intel Stratix 10 IOL FPGA ak opsyon pake F50, F55 & F74 pa disponib kounye a. Pou enfòmasyon, kontakte reprezantan Intel ou a.

Design Migrasyon
Lè w ap imigre yon konsepsyon soti nan yon kantite itilizasyon I/O ki pi gwo pou ale nan yon kantite itilizasyon I/O ki pi piti, ou ta dwe evalye total pouvwa aparèy la ak chanjman koneksyon pin.

Total Konsomasyon pouvwa aparèy
Konsomasyon pouvwa aparèy la depann de itilizasyon I/O nan konsepsyon an. Lè itilizasyon I/O chanje apre yo fin imigre yon konsepsyon soti nan OPN estanda nan aparèy I/O Limited (IOL) OPN, ou ta dwe evalye konsomasyon pouvwa lè l sèvi avèk Intel Quartus Prime Power Analyzer oswa Intel FPGA Power and Thermal Calculator, pou reyalize estimasyon pouvwa egzat.
Pou enfòmasyon ki gen rapò, gade nan:

  • Intel® FPGA Power and Thermal Calculator Gid itilizatè
  • Intel® Quartus® Prime Pro Edition Gid Itilizatè - Analiz pouvwa ak Optimizasyon

Koneksyon Pin pou Pins ki pa itilize
Si gen broch I/O ki pa itilize apre yo fin imigre yon konsepsyon soti nan OPN estanda nan aparèy IOL OPN, ou dwe konekte broch ki pa itilize yo jan sa defini nan lojisyèl Intel Quartus Prime la. Etap sa yo montre pwosesis sa a:

  1. Nan Project Navigator nan lojisyèl Intel Quartus Prime a, klike sou OPN a dwat, epi klike sou Aparèy.
    Figi 7. Louvri bwat dyalòg aparèy laintel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (7)
  2. Nan bwat dyalòg Aparèy la, klike sou bouton Opsyon Aparèy ak PIN.
    Figi 8. Bouton Opsyon Aparèy ak PIN nan bwat dyalòg Aparèy laintel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (8)
  3. Navige nan onglet Pins ki pa itilize yo nan pyebwa Kategori a sou bò gòch bwat dyalòg Opsyon Aparèy ak Pin. Chwazi paramèt ou pi pito nan lis deroule ki nan seksyon Rezève tout broch ki pa itilize yo.
    Figi 9. Bwat dyalòg Opsyon aparèy ak PINintel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (9)

Mesaj Erè pou > 700 Pins Itilizasyon
Lè yon konsepsyon gen itilizasyon I/O ki depase 700 broch pou yon pake ki gen plis pase 700 broch I/O, lojisyèl Intel Quartus Prime bay yon mesaj erè pandan konpilasyon.
Mesaj erè: Konsepsyon sa a sèvi ak yon aparèy ki limite a yon maksimòm de 700 itilizatè-IO. Kounye a, yo ap itilize! ”

Gid pou transceiver
FPGA Intel Stratix 10 I/O Limited (IOL) gen restriksyon adisyonèl pou plasman Intel Quartus Prime Fitter ki fikse lajè maksimòm transceiver la nan 499 Gbps pou pousantaj done akimilasyon TX ak to done akimilasyon RX atravè tout chanèl transceiver yo itilize nan yon konsepsyon. Gid pou plasman nan Gid Itilizatè Emisyonè L/H/E/P-Tile respektif yo ak nan AN 778 aplike pou FPGA Intel Stratix 10 estanda ak IOL Intel Stratix 10.
Pou enfòmasyon ki gen rapò, gade nan:

  • L- ak Gid itilizatè H-Tile Transceiver PHY
  • E-mosaïque Gid itilizatè PHY transceiver
    Intel FPGA P-Tile Avalon Streaming IP pou PCI Express Design Example Gid itilizatè
  • P-Tile Gid Itilizatè Avalon® Intel® FPGA IP ki gen kat memwa pou PCI Express*
  • AN 778: Itilizasyon transceiver Intel® Stratix® 10 L-Tile/H-Tile

Kalkil Bandwidth Transceiver
Pousantaj done transceiver pou chak chanèl ki aplike nan pousantaj done kimilatif TX ak pousantaj done kimilatif RX sijè a de konfigirasyon natif natal PHY IP: mòd modulation siyal, ak estati rekonfigurasyon dinamik.

Mode modulation siyal
Pa default, natif natal PHY IP aplike modulasyon ki pa retounen a zewo (NRZ) pou
siyal elektrik sof si ou chwazi Pulse-Amplitide Modulation 4-Level (PAM4) nan ETile.
L-Tile ak H-Tile gen modulasyon NRZ pou siyal elektrik sèlman. Lè yon chanèl sèvi ak NRZ, valè to done konte kòm yon sèl chanèl; sepandan, lè yon lyen itilize PAM4, valè pousantaj done konte kòm de chanèl lè li itilize de chanèl fizik.
Exampkalkil la pou yon modèl itilizasyon ak yon kanal 10 Gbps lè l sèvi avèk NRZ ak yon lyen 56 Gbps lè l sèvi avèk siyal PAM4:
Bandwidth = (10Gbps x 1 chanèl) + (56 Gbps x 2 chanèl) = 122 Gbps

Estati Rekonfigurasyon dinamik
Pou aparèy L-Tile, H-Tile, ak E-Tile, pousantaj done yo itilize pa lojisyèl Intel Quartus Prime pou pousantaj done TX ak RX sijè a estati karakteristik rekonfigurasyon dinamik transceiver la. Lè ou pa pèmèt rekonfigirasyon dinamik, pousantaj done yo defini pa atribi to done ki tabli nan IP PHY natif natal la. Lè ou te pèmèt rekonfigurasyon dinamik, pousantaj done yo defini pa pousantaj done maksimòm kanal la pou chak spesifikasyon transceiver ki pi rapid nan L-Tile, H-Tile, oswa E-Tile.
Pleasant transceiver redwi plis dapre definisyon sa yo:

  • Pou aparèy L-Tile, lojisyèl Intel Quartus Prime aplike pousantaj done maksimòm kanal la nan vitès transceiver klas 2, paske L-Tile pa gen vitès transceiver klas 1.
  • Pou aparèy H-Tile ak E-Tile, lojisyèl Intel Quartus Prime aplike pousantaj done maksimòm kanal la nan vitès transceiver klas 1, menmsi I/O Limited (IOL) OPN vitès transceiver la se 2.

Tablo sa a montre yon egzanpample ki itilize 10 Gbps atravè tout chanèl, nan yon aparèy L-Tile, H-Tile, oswa E-Tile.

Tablo 6. Efektif To Done pou chak Chèn pou Intel Quartus Prime Software Transceiver Bandwidth Kalkil ak Egzample nan 10Gbps natif natal PHY IP

Estati Rekonfigurasyon dinamik
Enfim Pèmèt
Kote Chanèl Pousantaj done aplike pou chak chanèl (Gbps) Kote Chanèl Pousantaj done aplike pou chak chanèl (Gbps)
L-Mosaïque H-Mosaïque E-Tile (NRZ/ PAM4) L-Mosaïque H-Mosaïque E-Tile (NRZ/ PAM4)
23 10 10 10/20 23 17.4 17.4 28.9/57.4
22 10 10 10/20 22 26.6 28.3 28.9/57.4
21 10 10 10/20 21 26.6 28.3 28.9/57.4
20 10 10 10/20 20 17.4 17.4 28.9/57.4
19 10 10 10/20 19 26.6 28.3 28.9/57.4
18 10 10 10/20 18 26.6 28.3 28.9/57.4
17 10 10 10/20 17 17.4 17.4 28.9/57.4
16 10 10 10/20 16 26.6 28.3 28.9/57.4
15 10 10 10/20 15 26.6 28.3 28.9/57.4
14 10 10 10/20 14 17.4 17.4 28.9/57.4
13 10 10 10/20 13 26.6 28.3 28.9/57.4
12 10 10 10/20 12 26.6 28.3 28.9/57.4
11 10 10 10/20 11 17.4 17.4 28.9/57.4
10 10 10 10/20 10 26.6 28.3 28.9/57.4
9 10 10 10/20 9 26.6 28.3 28.9/57.4
8 10 10 10/20 8 17.4 17.4 28.9/57.4
kontinye…
Estati Rekonfigurasyon dinamik
Enfim Pèmèt
Kote Chanèl Pousantaj done aplike pou chak chanèl (Gbps) Kote Chanèl Pousantaj done aplike pou chak chanèl (Gbps)
L-Mosaïque H-Mosaïque E-Tile (NRZ/ PAM4) L-Mosaïque H-Mosaïque E-Tile (NRZ/ PAM4)
7 10 10 10/20 7 26.6 28.3 28.9/57.4
6 10 10 10/20 6 26.6 28.3 28.9/57.4
5 10 10 10/20 5 17.4 17.4 28.9/57.4
4 10 10 10/20 4 26.6 28.3 28.9/57.4
3 10 10 10/20 3 26.6 28.3 28.9/57.4
2 10 10 10/20 2 17.4 17.4 28.9/57.4
1 10 10 10/20 1 26.6 28.3 28.9/57.4
0 10 10 10/20 0 26.6 28.3 28.9/57.4

Mesaj erè pou konsepsyon ki depase maksimòm Bandwidth transceiver
Lè yon konsepsyon depase lajè maksimòm transceiver ≤499Gbps, Intel Quartus Prime Fitter la bay mesaj erè pandan konpilasyon. Sistèm nan montre enfòmasyon ki gen rapò ak erè a, imedyatman anvan mesaj erè a. Mesaj enfòmasyon pati 1 bay lis tout chanèl RX ak TX ak pousantaj done yo aplike pa Fitter la nan kalkil bandwidth transceiver, ak yon liy mesaj pou chak chanèl TX ak RX. Mesaj la idantifye si kanal la pèmèt karakteristik rekonfigurasyon dinamik transceiver la. Egzanp sa aampyo montre mesaj enfòmasyon sa yo:

intel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (10)

Mesaj enfòmasyon pati 2 bay lis pousantaj done kimilatif TX ak pousantaj done kimilatif RX ke lojisyèl Intel Quartus Prime aplike pou detèmine si limit lajè transceiver la depase. Egzanp sa aampyo montre mesaj enfòmasyon sa yo:intel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (11)

Yon mesaj erè parèt si pousantaj done kimilatif TX oswa RX nan konsepsyon aktyèl la depase 499 Gbps.

Figi sa yo montre egzanpampti mesaj enfòmasyon lojisyèl Intel Quartus Prime ak mesaj erè pou pousantaj done sa yo, respektivman:intel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (12)

  • TX ak RX pousantaj done kimilatif nan 498.998400 Gbps
  • TX ak RX pousantaj done kimilatif nan 499.200000 Gbps
  • TX ak RX pousantaj done kimilatif nan 1184.00000 Gbps

Figi 10. ExampMesaj Enfòmasyon sou lojisyèl Intel Quartus Prime ak To Done Kimilatif TX ak RX 498.998400 Gbps, ak Rekonfigurasyon Dinamik Transceiver andikapeintel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (13)

Figi 11. ExampEnfòmasyon sou lojisyèl Intel Quartus Prime ak Mesaj Erè ak TX ak RX Done Kimilatif Pousantaj 499.200000 Gbps, ak Rekonfigirasyon Dinamik Transceiver andikapeintel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (14)

Figi 12. Exampenfòmasyon sou lojisyèl Intel Quartus Prime ak mesaj erè ak pousantaj done kimilatif TX ak RX nan 1184.00000 Gbps, ak rekonfigurasyon dinamik transceiver pèmètintel-AN-951-Stratix-10-IO-Limited-FPGA-Design-Guidelines- (15)

Istwa revizyon dokiman pou AN 951: Intel Stratix 10 I/O Limited FPGA Design Guidelines

Vèsyon dokiman an Intel Quartus Prime Version Chanjman
2021.08.24 21.1 Te ajoute lyen nan Gid Konfigirasyon Aparèy sijè.
2021.05.06 21.1 Premye lage.

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

Dokiman / Resous

Intel AN 951 Stratix 10 IO Limited FPGA Design Guidelines [pdfGid Itilizatè
AN 951 Stratix 10 IO Limited FPGA Design Guidelines, Limited FPGA Design Guidelines, IO Limited FPGA Design, AN 951 Stratix 10, FPGA Design

Referans

Post ki gen rapò

Kite yon kòmantè

Adrès imel ou p ap pibliye. Jaden obligatwa yo make *