Intel LogoAN 987: Mizajou Estatik Pasyèl
Tutorial Rekonfigurasyon

Kontni kache
1 Mizajou Estatik Tutorial Rekonfigurasyon Pasyèl pou Komisyon Konsèy Devlopman FPGA Intel® ™ Agilex F-Series
2 Depanaj Erè Programming PR
3 Dokiman / Resous
3.1 Referans

Mizajou Estatik Tutorial Rekonfigurasyon Pasyèl pou Komisyon Konsèy Devlopman FPGA Intel® ™ Agilex F-Series

Nòt aplikasyon sa a montre aktyalizasyon estatik pasyèl rekonfigirasyon (SUPR) sou Komisyon Konsèy Devlopman FPGA Intel ® F-Series. Rekonfigirasyon pasyèl (PR) pèmèt ou rekonfigire yon pati nan yon FPGA Intel dinamik, pandan y ap FPGA ki rete a ap kontinye opere. PR aplike plizyè pèsonaj nan yon rejyon an patikilye nan konsepsyon ou, san yo pa afekte operasyon nan zòn andeyò rejyon sa a. Metodoloji sa a bay avantaj sa atagnan sistèm kote plizyè fonksyon pataje menm resous FPGA yo:

  • Pèmèt rekonfigirasyon tan pou kouri
  • Ogmante évolutivité konsepsyon
  • Diminye tan sistèm nan
  • Sipòte fonksyon tan-multiplexing dinamik nan konsepsyon an
  • Diminye pri ak konsomasyon pouvwa pa itilizasyon efikas nan espas tablo

Ki sa ki Mizajou Estatik Rekonfigurasyon Pasyèl?

Nan PR tradisyonèl, nenpòt chanjman nan rejyon an estatik mande pou rekonpilasyon chak pèsonaj. Sepandan, ak SUPR ou ka defini yon rejyon espesyalize ki pèmèt chanjman, san yo pa mande pou rekonpilasyon pèsonaj yo. Teknik sa a itil pou yon pati nan yon konsepsyon ke ou ka vle chanje pou alèjman risk, men ki pa janm mande pou rekonfigirasyon ègzekutabl.

1.1. Kondisyon pou leson patikilye
Tutorial sa a mande sa ki annapre yo:

  • Abitye debaz ak koule ak pwojè aplikasyon Intel Quartus® Prime Pro Edition FPGA files.
  •  Enstalasyon Intel Quartus Prime Pro Edition vèsyon 22.3, ak sipò aparèy Intel Agilex.
  • Pou aplikasyon FPGA, yon JTAG koneksyon ak Intel Agilex F-Seri FPGA devlopman tablo sou ban an.
  • Telechaje konsepsyon referans Files. Enfòmasyon ki gen rapò
  • Gid Itilizatè Rekonfigirasyon Pasyèl
  • Tutorial Rekonfigurasyon Pasyèl
  • Rekonfigurasyon pasyèl fòmasyon sou entènèt

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
ISO 9001:2015 anrejistre
1.2. Referans Design Overview
Konsepsyon referans sa a konsiste de yon sèl, kontwa 32-bit. Nan nivo tablo a, konsepsyon an konekte revèy la nan yon sous 50MHz, ak Lè sa a, konekte pwodiksyon an nan kat dirije sou tablo a. Chwazi pwodiksyon an soti nan Bits yo vann san preskripsyon, nan yon sekans espesifik, lakòz LED yo bat je nan yon frekans espesifik. Modil top_counter la se rejyon SUPR.
Figi 1. Flat Referans Design

Intel Logo1.3. Estatik Mizajou rejyon an finiview
Figi sa a montre dyagram an blòk pou yon konsepsyon PR ki gen ladan yon rejyon SUPR. Blòk A se rejyon estatik Top la. Blòk B se rejyon SUPR. Blòk C se patisyon PR.
Figi 2. Konsepsyon PR ak Rejyon SUPR

Intel Agilex F-Series FPGA Development Board - Rejyon

  • Yon Rejyon Estatik Top—genyen lojik konsepsyon ki pa chanje. Chanje rejyon sa a mande pou rekonpilasyon tout moun ki asosye yo. Rejyon estatik la gen ladann pati nan konsepsyon an ki pa chanje pou okenn pèsonaj. Rejyon sa a ka gen ladan periferik ak resous aparèy debaz yo. Ou dwe anrejistre tout kominikasyon ant patisyon SUPR ak PR nan rejyon estatik la. Egzijans sa a ede asire fèmen distribisyon pou nenpòt pèsonaj, ki gen rapò ak rejyon estatik la.
  • B Rejyon SUPR—genyen lojik debaz sèlman ki ka chanje pou alèjman risk, men pa janm mande pou rekonfigirasyon ègzekutabl. Rejyon SUPR la gen menm kondisyon ak restriksyon ak patisyon PR a. Patisyon SUPR ka genyen sèlman resous debaz yo. Se poutèt sa, patisyon SUPR la dwe yon patisyon timoun nan patisyon rasin an tèt nivo ki gen periferik konsepsyon ak revèy. Chanje rejyon SUPR pwodui yon objè SRAM File (.sof) ki konpatib ak tout ki egziste deja konpile kri binè File (.rbf) files pou PR patisyon C.
  • C PR Partition—genyen lojik abitrè ke ou ka repwograme nan ègzekutabl ak nenpòt lojik konsepsyon ki adapte epi reyalize fèmen distribisyon pandan konpilasyon.

1.4. Telechaje konsepsyon referans Files
Tutorial pou rekonfigirasyon pasyèl la disponib nan kote sa a: https://github.com/intel/fpga-partial-reconfig
Pou telechaje leson patikilye a:

  1. Klike sou klonaj oswa telechaje.
  2. Klike sou Download ZIP. Dekonprime fpga-partial-reconfig-master.zip la file.
  3. Navige nan subfolder tutorials/agilex_pcie_devkit_blinking_led_supr pou jwenn aksè nan konsepsyon referans la.
    Katab plat la konsiste de bagay sa yo files:
    Tablo 1. Konsepsyon referans Files
File Non Deskripsyon
tèt. sv Top-nivo file ki gen aplikasyon an plat nan konsepsyon an. Modil sa a enstansye sou-patisyon blinking_led ak modil top_counter la.
t op_counter . sv Top-nivo kontwa 32-bit ki kontwole dirije [1] dirèkteman. Pwodiksyon ki anrejistre nan kontwa an kontwole dirije [0], epi tou li pouvwa dirije [2] ak dirije [3] atravè modil la blinking_led.
clignotant_led. sdc Defini kontrent tan pou pwojè a.
clignotant_led. sv Nan leson patikilye sa a, ou konvèti modil sa a nan yon patisyon PR paran. Modil la resevwa pwodiksyon an anrejistre nan modil top_counter, ki kontwole LED [2] ak LED [3].
blinking_led.qpf Pwojè Intel Quartus Prime file ki gen lis tout revizyon yo nan pwojè a.
clignotant_led . qs f Anviwònman Intel Quartus Prime file ki gen devwa yo ak paramèt pou pwojè a.

Nòt: Katab supr la gen seri konplè a files ou kreye lè l sèvi avèk aplikasyon sa a note. Referans sa yo files nan nenpòt ki pwen pandan pwosedi a.
1.5. Referans Design Pajman
Etap sa yo dekri aplikasyon SUPR ak yon konsepsyon plat:

  • Etap 1: Kòmanse
  • Etap 2: Kreye patisyon konsepsyon
  • Etap 3: Atribye Plasman ak Rejyon Route
  • Etap 4: Defini Personas
  • Etap 5: Kreye revizyon
  • Etap 6: Konpile Revizyon Baz la
  • Etap 7: Enstalasyon revizyon aplikasyon PR
  • Etap 8: Chanje lojik SUPR la
  • Etap 9: Pwogram Komisyon Konsèy la

Figi 3. Koule Konpilasyon SUPR

Intel Agilex F-Seri FPGA Devlopman Komisyon Konsèy - Flow

1.5.1. Etap 1: Kòmanse
Pou kopye konsepsyon referans la files nan anviwònman k ap travay ou ak konpile konsepsyon plat blinking_led la:

  1. Anvan ou kòmanse, telechaje konsepsyon referans Files nan paj 5.
  2. Kreye anyè agilex_pcie_devkit_blinking_led_supr nan anviwònman travay ou.
  3. Kopi leson patikilye yo telechaje/agilex_pcie_devkit_blinking_led/flat sou-dosyè yo nan anyè agilex_pcie_devkit_blinking_led_supr.
  4. Nan lojisyèl Intel Quartus Prime Pro Edition, klike sou File ➤ Louvri Pwojè epi louvri /flat/blinking_led.qpf.
  5. Pou konpile konsepsyon de baz la, klike sou Pwosesis ➤ Kòmanse Konpilasyon. Rapò Analyzer Timing la louvri otomatikman lè konpilasyon fini. Pou kounye a, ou ka fèmen analizeur Timing la.

1.5.2. Etap 2: Kreye patisyon konsepsyon
Kreye patisyon konsepsyon pou chak rejyon ke ou vle pasyèlman rekonfigire. Ou ka kreye nenpòt kantite patisyon endepandan oswa rejyon PR nan pwojè ou a. Swiv etap sa yo pou kreye patisyon konsepsyon pou egzanp u_blinking_led kòm patisyon PR a, ak egzanp u_top_counter kòm rejyon SUPR:

  1. Dwa-klike sou egzanp u_blinking_led nan Project Navigator la epi klike sou Design Partition
    ➤ Rekonfigurab. Yon icon patisyon konsepsyon parèt akote chak egzanp ki mete kòm yon patisyon.
    Figi 4. Kreye patisyon konsepsyonIntel Agilex F-Seri FPGA Devlopman Komisyon Konsèy - Partitions
  2. Repete etap 1 pou kreye yon patisyon pou egzanp u_top_counter la.
  3. Klike sou Devwa ➤ Fenèt Design Partitions. Fenèt la montre tout patisyon konsepsyon nan pwojè a.
    Figi 5. Fenèt Partitions Design
    Intel Agilex F-Series FPGA Devlopman Komisyon Konsèy - Fenèt
  4. Double-klike sou selil blinking_led Partition Name la pou chanje non li an pr_partition. Menm jan an tou, chanje non top_counter patisyon an nan supr_partition.
    Altènativman, ajoute liy sa yo nan blinking_led.qsf kreye patisyon sa yo:
    set_instance_assignment -name PARTITION pr_partition \ -to u_blinking_led -entity top
    set_instance_assignment -name PARTIAL_RECONFIGURATION_PARTITION ON \ -to u_blinking_led -entity top
    set_instance_assignment -name PARTITION supr_partition \ -to u_top_counter -entity top
    set_instance_assignment -name PARTIAL_RECONFIGURATION_PARTITION ON \ -to u_top_counter -entity top

1.5.3. Etap 3: Atribye Plasman ak Rejyon Route
Pou chak revizyon baz ou kreye, Konpilatè a sèvi ak alokasyon rejyon patisyon PR pou mete nwayo pèsonaj ki koresponn lan nan rejyon rezève a. Swiv etap sa yo pou jwenn ak plase yon rejyon PR nan plan etaj aparèy la pou revizyon baz ou a:

  1. Nan onglet Project Navigator Hierarchy, klike sou egzanp u_blinking_led a, epi klike sou Rejyon Logic Lock ➤ Kreye Nouvo Rejyon Logic Lock. Rejyon an parèt nan fenèt Rejyon lojik Lock.
  2. Espesifye yon rejyon Lajè 5 ak Wotè 5.
  3. Espesifye kowòdone rejyon plasman yo pou u_blinking_led nan kolòn Orijin. Orijin nan koresponn ak kwen ki pi ba-gòch nan rejyon an. Espesifye orijin nan kòm X166_Y199. Konpilatè a kalkile (X170 Y203) kòm kowòdone anwo-dwa.
  4. Pèmèt opsyon rezève ak debaz sèlman pou rejyon an.
  5. Double-klike sou opsyon nan Rejyon Route. Bwat dyalòg Anviwònman Rejyon lojik Lock Routing la parèt.
  6. Pou Kalite Route, chwazi Fiks ak ekspansyon. Opsyon sa a otomatikman bay yon longè Ekspansyon youn.
  7. Repete etap anvan yo pou asiyen resous sa yo pou patisyon u_top_counter:
    • Wotè—5
    • Lajè—5
    • Orijin—X173_Y199
    • Rejyon routage—Fiks ak ekspansyon ak longè Ekspansyon nan youn.
    • Rezève—Oumen
    • Nwayo-Sèlman—Ou
    Figi 6. Fenèt Rejyon Lojik Lock
    Intel Agilex F-Series FPGA Devlopman Komisyon Konsèy - Rejyon Fenèt    Nòt: Rejyon routage a dwe pi gwo pase rejyon plasman an, pou bay plis fleksibilite pou routage Konpilatè a.tage, lè Konpilatè a wout diferan moun.
  8. Rejyon plasman ou a dwe mete lojik blinking_led la. Pou chwazi rejyon plasman an lè w lokalize nœud la nan Chip Planner, klike sou non rejyon u_blinking_led ki nan fenèt Logic Lock Regions, epi klike sou Locate Node ➤ Locate in Chip Planner.
  9.  Anba Rapò patisyon yo, double-klike sou Rapò sou patisyon konsepsyon. Chip Planner la mete aksan sou ak koulè kòd rejyon an.

Figi 7. Chip Planner Node Location pou blinking_led
Intel Agilex F-Seri FPGA Devlopman Komisyon Konsèy -blinking_ledAltènativman, ajoute liy sa yo nan blinking_led.qsf kreye rejyon sa yo:
set_instance_assignment -name PARTITION pr_partition -to \ u_blinking_led -entity top
set_instance_assignment -name PARTIAL_RECONFIGURATION_PARTITION ON \ -to u_blinking_led -entity top
set_instance_assignment -name PARTITION supr_partition -to u_top_counter \ -entity top
set_instance_assignment -name PARTIAL_RECONFIGURATION_PARTITION ON -to \ u_top_counter -entity top
set_instance_assignment -name PLACE_REGION "X166 Y199 X170 Y203" -to \ u_blinking_led
set_instance_assignment -name RESERVE_PLACE_REGION ON -to u_blinking_led
set_instance_assignment -name CORE_ONLY_PLACE_REGION ON -to u_blinking_led
set_instance_assignment -name REGION_NAME pr_partition -to u_blinking_led
set_instance_assignment -name ROUTE_REGION "X165 Y198 X171 Y204" -to \ u_blinking_led
set_instance_assignment -name RESERVE_ROUTE_REGION OFF -to u_blinking_led
set_instance_assignment -name PLACE_REGION "X173 Y199 X177 Y203" -to \ u_top_counter
set_instance_assignment -name RESERVE_PLACE_REGION ON -to u_top_counter
set_instance_assignment -name CORE_ONLY_PLACE_REGION ON -to u_top_counter
set_instance_assignment -name REGION_NAME supr_partition -to u_top_counter
set_instance_assignment -name ROUTE_REGION "X172 Y198 X178 Y204" -to \ u_top_counter
set_instance_assignment -name RESERVE_ROUTE_REGION OFF -to u_top_counter
1.5.4. Etap 4: Defini Personas

Konsepsyon referans sa a defini twa pèsonaj separe pou yon sèl patisyon PR a, ak yon pèsonaj SUPR pou rejyon SUPR la. Swiv etap sa yo pou defini epi mete pèsonaj sa yo nan pwojè ou a. Si w ap itilize Intel Quartus Prime Text Editor, enfim Add file
nan pwojè aktyèl lè ekonomize a files.

  1. Kreye nouvo blinking_led_slow.sv, blinking_led_empty.sv, ak top_counter_fast.sv SystemVerilog files nan anyè travay ou. Konfime ke blinking_led.sv deja prezan nan anyè k ap travay la.
  2.  Antre sa ki annapre yo pou SystemVerilog la files:
    Tablo 2. Referans Design Personas SystemVerilog
    File Non Deskripsyon Kòd
    clignotant_led_ralanti. sv Dyod yo ap bat pi dousman echèl 1 ps / 1 ps 'default_nettype okenn
    modil blinking_led_slow // revèy
    revèy fil antre, reset fil antre, fil antre [31:01 kontwa,
    // Siyal kontwòl pou fil pwodiksyon LED led_two_on,
    fil pwodiksyon led_three_on localparam COUNTER_TAP = 27;
    reg led_two_on_r; janm led_three_on_r; plase led_two_on = led_two_on_r; plase led_three_on = led_three_on_r; always_ff @(posedge clock) begin led_two_on_r <= counter[COUNTER_TAP]; led_three_on_r <= counter[COUNTER_TAP]; fen modil
    clignotant_led_vid. sv LED yo rete ON echèl 1 ps / 1 ps 'default_nettype okenn modil blinking_led_empty( // revèy antre fil revèy, reset fil antre, fil antre [31:01 kontwa, // siyal kontwòl pou fil pwodiksyon LEC led_two_on, fil pwodiksyon led_three_on
    kontinye…
    File Non Deskripsyon Kòd
    // LED se aktif ba assign led_two_on = l'IDO; plase led_three_on = 11b0; modil final
    top_counter_fast.sv Dezyèm SUPR 'echèl 1 ps / 1 ps
    pèsonaj Thdefault_nettype okenn modil top_counter_fast
    // Siyal kontwòl pou LED yo pwodiksyon fil led_one_on, fil pwodiksyon [31:0] konte, // revèy antre fil revèy
    ); localparam COUNTER TAP = 23; reg [31:0] konte_d; bay konte = konte_d; plase led_one_on = ount_d[COUNTER_TAP]; always_ff @(posedge revèy) kòmanse count_d <= count_d + 2; fini
    .:modil
  3.  Klike sou File ➤ Save As epi sove .sv files nan anyè pwojè aktyèl la.

1.5.5. Etap 5: Kreye revizyon
Flux konsepsyon PR a itilize karakteristik revizyon pwojè a nan lojisyèl Intel Quartus Prime. Inisyal konsepsyon ou a se revizyon baz la, kote ou defini fwontyè rejyon estatik ak rejyon reconfigurable sou FPGA la. Soti nan revizyon debaz la, ou kreye revizyon adisyonèl. Revizyon sa yo genyen diferan aplikasyon pou rejyon PR yo. Sepandan, tout revizyon aplikasyon PR yo itilize menm rezilta plasman ak routage nan nivo siperyè nan revizyon baz la. Pou konpile yon konsepsyon PR, ou kreye yon revizyon aplikasyon PR pou chak pèsonaj. Anplis de sa, ou dwe bay kalite revizyon Rekonfigurasyon Pasyèl - Baz oswa Rekonfigurasyon Pasyèl - Aplikasyon Persona pou chak nan revizyon yo. Tablo ki anba la a bay non revizyon an ak kalite revizyon pou chak revizyon yo. Revizyon impl_blinking_led_supr_new.qsf se aplikasyon SUPR persona.
Tablo 3. Non ak Kalite revizyon yo

Non Revizyon Kalite revizyon
clignotant_led Rekonfigurasyon pasyèl - Baz
blinking_led_default Rekonfigurasyon Pasyèl - Aplikasyon Persona
clignotant_led_ralanti Rekonfigurasyon Pasyèl - Aplikasyon Persona
clignotant_led_vid Rekonfigurasyon Pasyèl - Aplikasyon Persona
impl_blinking_led_supr_new Rekonfigurasyon Pasyèl - Aplikasyon Persona

1.5.5.1. Mete revizyon baz la
Swiv etap sa yo pou mete blinking_led kòm revizyon debaz la:

  1. Klike sou Pwojè ➤ Revizyon.
  2. Pou Kalite Revizyon, chwazi Rekonfigurasyon Pasyèl - Baz.

Intel Agilex F-Series FPGA Devlopman Komisyon Konsèy - RevizyonEtap sa a ajoute sa ki annapre yo nan blinking_led.qsf:
##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE
1.5.5.2. Kreye revizyon aplikasyon
Swiv etap sa yo pou kreye revizyon aplikasyon yo:

  1. Nan bwat dyalòg Revizyon an, double-klike sou < >.
  2. Nan non revizyon, presize blinking_led_default epi chwazi blinking_led pou Baze sou revizyon.
  3. Pou kalite Revizyon an, chwazi Rekonfigurasyon Pasyèl - Aplikasyon Persona.
  4. Enfim opsyon Mete kòm revizyon aktyèl la.
  5. Repete etap 2 jiska 5 pou mete kalite revizyon pou lòt revizyon aplikasyon yo:
Non Revizyon Kalite revizyon Ki baze sou Revision
clignotant_led_ralanti Rekonfigurasyon Pasyèl - Aplikasyon Persona clignotant_led
clignotant_led_vid Rekonfigurasyon Pasyèl - Aplikasyon Persona clignotant_led
impl_blinking_led_supr_new Rekonfigurasyon Pasyèl - Aplikasyon Persona clignotant_led

Figi 8. Kreye revizyon aplikasyon yo

Intel Agilex F-Series FPGA Development Board - Revizyon AplikasyonChak .qsf file kounye a gen devwa sa a:
set_global_assignment -name REVISION_TYPE PR_IMPL
set_instance_assignment -name ENTITY_REBINDING place_holder -to u_top_counter
set_instance_assignment -name ENTITY_REBINDING place_holder -to u_blinking_led
1.5.6. Etap 6: Konpile Revizyon Baz la
Swiv etap sa yo pou konpile revizyon debaz la epi ekspòte rejyon estatik ak SUPR pou itilize pita nan revizyon aplikasyon pou nouvo moun PR:

  1. Mete blinking_led kòm revizyon aktyèl la si li pa deja mete.
  2. Nan fennèt Design Partitions, klike sou (...) adjasan a kolòn ki pi lwen dwat la epi pèmèt Post Final Export la. File kolòn. Ou kapab tou enfim oswa chanje lòd kolòn yo.
  3. Pou ekspòte otomatikman snapshot final la nan patisyon konsepsyon aplikasyon PR apre chak konpilasyon, presize sa ki annapre yo pou Post Final Export la. File opsyon pou patisyon rasin ak SUPR. .qdb la files ekspòtasyon nan anyè pwojè a pa default.
    • root_partition—blinking_led_static.qdb
    • supr_partition — clignotant_led_supr_partition_final.qdb
    Figi 9. Ekspòtasyon Auto nan Fenèt Partitions DesignIntel Agilex F-Seri FPGA Devlopman Komisyon Konsèy - Partitions WindowAltènativman, devwa .qsf sa yo ekspòte patisyon yo otomatikman apre chak konpilasyon:
    set_instance_assignment -name EXPORT_PARTITION_SNAPSHOT_FINAL \ blinking_led_static.qdb -to | -antité tèt
    set_instance_assignment -name EXPORT_PARTITION_SNAPSHOT_FINAL \ blinking_led_supr_partition_final.qdb -to u_top_counter \ -entity top
  4. Pou konpile revizyon baz blinking_led la, klike sou Processing ➤ Kòmanse
    Konpilasyon. Altènativman, ou ka itilize kòmandman sa a pou konpile revizyon sa a:
    quartus_sh –flow compile blinking_led -c blinking_led Apre konpilasyon siksè, sa ki annapre yo fileyo parèt nan anyè pwojè a:
    • blinking_led.sof
    • blinking_led.pr_partition.rbf
    • blinking_led.supr_partition.rbf
    • blinking_led_static.qdb
    • blinking_led_supr_partition_final.qdb

1.5.7. Etap 7: Mete kanpe revizyon aplikasyon PR
Ou dwe prepare revizyon aplikasyon PR yo anvan ou ka jenere PR bitstream la pou pwogramasyon aparèy. Konfigirasyon sa a gen ladan ajoute rejyon estatik .qdb file kòm sous la file pou chak revizyon aplikasyon. Anplis de sa, ou dwe presize
antite ki koresponn nan rejyon PR. Swiv etap sa yo pou konfigirasyon revizyon aplikasyon PR yo:

  1.  Pou mete revizyon aktyèl la, klike sou Pwojè ➤ Revizyon, chwazi blinking_led_default kòm non Revizyon, epi klike sou Mete aktyèl la. Altènativman, ou ka chwazi revizyon aktyèl la sou ba zouti prensipal Intel Quartus Prime.
  2. Pou verifye sous ki kòrèk la pou revizyon aplikasyon sa a, klike sou Pwojè ➤ Ajoute/Retire Files nan Pwojè. Konfime ke blinking_led.sv la file parèt nan file lis.Intel Agilex F-Series FPGA Development Board - Partitions Window 1
  3. Pou verifye sous ki kòrèk la file pou revizyon aplikasyon yo, klike sou Pwojè ➤ Ajoute/Retire files nan Pwojè, epi ajoute sous sa a files pou revizyon aplikasyon yo. Si prezan, retire blinking_led.sv nan lis pwojè a files.
    INon revizyon aplikasyon an Sous File
    clignotant_led_vid blinking_led_empty.sv
    clignotant_led_ralanti blinking_led_slow.sv
  4. Mete blinking_led_default kòm revizyon aktyèl la.
  5. Pou presize .qdb la file kòm sous root_partition, klike sou Devwa ➤ Fenèt Partitions Design. Double-klike sou baz done patisyon an File selil epi presize blinking_led_static.qdb la file.
  6. Menm jan an tou, presize blinking_led_supr_partition_final.qdb kòm baz done patisyon an File pou supr_partition.

    Figi 10.Intel Agilex F-Series FPGA Development Board - presizeAltènativman, sèvi ak devwa .qsf sa yo pou presize .qdb la:
    set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
    set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_supr_partition_final.qdb -to u_top_counter

  7. Nan fennèt la Design Partitions, klike sou (…) adjasan a kolòn ki pi lwen dwat la epi pèmèt kolòn Entity Re-obligatwa.

  8.  Nan selil Re-obligasyon antite a, presize nouvo non antite pou patisyon PR w ap chanje nan revizyon aplikasyon aktyèl la. Pou revizyon aplikasyon blinking_led_default, non antite a se blinking_led. Nan ka sa a, w ap ranplase egzanp u_blinking_led ki soti nan konpile revizyon baz la ak nouvo antite blinking_led la. Pou lòt revizyon aplikasyon an, al gade nan tablo sa a:

    Revizyon Valè re-obligatwa antite
    clignotant_led_ralanti clignotant_led_ralanti
    clignotant_led_vid clignotant_led_vid

    Figi 11. Reliant antiteIntel Agilex F-Seri FPGA Devlopman Komisyon Konsèy - RebindingAltènativman, ou ka itilize liy sa yo nan .qsf chak revizyon pou mete devwa yo:
    ##blinking_led_default.qsf
    set_instance_assignment -name ENTITY_REBINDING blinking_led \ -to u_blinking_led
    ##blinking_led_slow.qsf
    set_instance_assignment -name ENTITY_REBINDING blinking_led_slow \ -to u_blinking_led
    ##blinking_led_empty.qsf
    set_instance_assignment -name ENTITY_REBINDING blinking_led_empty \ -to u_blinking_led

  9. Efase tèks place_holder ki soti nan selil Entity Re-binding pou supr_partition.
  10. Pou konpile konsepsyon an, klike sou Pwosesis ➤ Kòmanse Konpilasyon. Altènativman, sèvi ak kòmandman sa a pou konpile pwojè sa a: quartus_sh –flow compile blinking_led –c blinking_led_default
  11. Repete etap 4 jiska 11 pou prepare ak konpile revizyon aplikasyon blinking_led_slow ak blinking_led_empty.

1.5.8. Etap 8: Chanje lojik SUPR la
Pou chanje fonksyonalite lojik nan patisyon SUPR la, ou dwe chanje sous patisyon SUPR la. Konplete etap sa yo pou ranplase egzanp u_top_counter nan patisyon SUPR la ak antite top_counter_fast.

  1. Pou mete revizyon aplikasyon SUPR kòm aktyèl, klike sou Pwojè ➤ Revizyon epi mete impl_blinking_led_supr_new kòm revizyon aktyèl la, oswa chwazi
    revizyon sou ba zouti prensipal Intel Quartus Prime.
  2. Pou verifye sous ki kòrèk la file pou revizyon aplikasyon an, klike sou Pwojè ➤
    Ajoute/Retire files nan Pwojè, epi verifye ke top_counter_fast.sv se sous la pou impl_blinking_led_supr_new revizyon aplikasyon an. Si prezan, retire top_counter.sv nan lis pwojè a files.Intel Agilex F-Series FPGA Devlopman Komisyon Konsèy - Devwa
  3. Pou presize .qdb la file ki asosye ak patisyon rasin lan, klike sou Devwa ➤ Fenèt Design Partitions, epi answit klike sou baz done patisyon an. File selil pou presize blinking_led_static.qdb.
    Altènativman, sèvi ak lòd sa a pou bay sa a file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
  4. Nan selil la Entity Re-obligatwa pou pr_partition, presize non antite ki apwopriye a. Pou ansyen sa aample, presize antite blinking_led_empty la. Nan ka sa a, w ap ranplase egzanp u_blinking_led ki soti nan konpile revizyon baz la ak nouvo antite linking_led_empty. Liy sa a kounye a egziste nan .qsf la:
    ##impl_blinking_led_supr_new.qsf set_instance_assignment -name ENTITY_REBINDING blinking_led_empty \ -to u_blinking_led
  5. Nan selil la Entity Re-obligatwa pou supr_partition, presize antite top_counter_fast la. top_counter_fast se non antite estatik ki ranplase u_top_counter lè w konplete SUPR la.Intel Agilex F-Series FPGA Devlopman Komisyon Konsèy - SUPR##impl_blinking_led_supr_new.qsf set_instance_assignment -name ENTITY_REBINDING top_counter_fast \ -to u_top_counter
  6. Pou konpile konsepsyon an, klike sou Pwosesis ➤ Kòmanse Konpilasyon. Altènativman, sèvi ak kòmandman sa a pou konpile revizyon pwojè sa a: quartus_sh –flow compile blinking_led –c \ impl_blinking_led_supr_new

1.5.9. Etap 9: Pwogram Komisyon Konsèy la
Swiv etap sa yo pou konekte ak pwograme Intel Agilex F-Series FPGA devlopman tablo a.

  1. Konekte ekipman pou pouvwa a nan tablo devlopman Intel Agilex F-Series FPGA.
  2. Konekte yon kab USB ant pò USB PC ou ak pyès ki nan konpitè pwogramasyon USB sou tablo devlopman an.
  3. Louvri lojisyèl Intel Quartus Prime, epi klike sou Zouti ➤ Pwogramè. Gade nan Pwogramasyon yon Konsèy Devlopman.
  4. Nan pwogramè a, klike sou Enstalasyon Materyèl, epi chwazi USB-Blaster.
  5. Klike sou Auto Detect, epi chwazi aparèy AGFB014R24B la.
  6.  Klike sou OK. Lojisyèl Intel Quartus Prime detekte ak mete ajou Pwogramè a ak twa aparèy FPGA yo sou tablo a.
  7.  Chwazi aparèy AGFB014R24B a, klike sou Chanje File, epi chaje blinking_led_default.sof la file.
  8. Pèmèt Pwogram/Konfigure pou blinking_led_default.sof file.
  9. Klike sou Kòmanse epi tann ba pwogrè a rive nan 100%.
  10.  Obsève LED yo sou tablo a k ap flache.
  11. Pou pwograme sèlman rejyon PR a, klike sou blinking_led_default.sof file nan Pwogramè a epi klike sou Add PR Programming File. Chwazi blinking_led_slow.pr_partition.rbf la file.
  12. Enfim Pwogram/Konfigure pou blinking_led_default.sof file.
  13.  Pèmèt Pwogram/Konfigure pou blinking_led_slow.pr_partition.rbf la file, epi klike sou Kòmanse. Sou tablo a, obsève LED[0] ak LED[1] kontinye ap bat. Lè ba pwogrè a rive nan 100%, LED[2] ak LED[3] vin pi dousman.
  14. Pou re-pwograme rejyon PR a, klike sou .rbf la file nan pwogramè a, epi klike sou Chanje pwogram PR File.
  15.  Chwazi .rbf la files pou de lòt pèsonaj yo obsève konpòtman an sou tablo a. Chaje blinking_led_default.pr_partition.rbf la file lakòz LED yo bat je nan frekans orijinal la, epi chaje blinking_led_empty.pr_partition.rbf la file lakòz LED yo rete ON. 17. Pou chanje lojik SUPR, repete etap 7 anlè a pou chwazi impl_blinking_led_supr_new.sof. Apre chanje sa a file, dirije [0:1] kounye a ap bat je nan yon vitès pi vit pase anvan. Lòt PR .rbf files yo tou konpatib ak nouvo .sof la.
    Nòt: Asanble a jenere yon .rbf file pou rejyon SUPR. Sepandan, ou pa ta dwe itilize sa a file pou repwograme FPGA a nan tan exécution paske patisyon SUPR pa enstansye pon friz la, kontwolè rejyon PR, ak lòt lojik nan sistèm an jeneral. Lè ou fè chanjman nan lojik patisyon SUPR, ou dwe repwograme .sof konplè a file soti nan konpilasyon revizyon aplikasyon SUPR.

Figi 12. Pwogramasyon yon Konsèy Devlopman
Intel Agilex F-Series FPGA Devlopman Komisyon Konsèy - Komisyon Konsèy1.5.9.1. Depanaj Erè Programming PR
Asire bon konfigirasyon Intel Quartus Prime Programmer la ak pyès ki nan konpitè konekte sa ede evite nenpòt erè pandan pwogram PR.
Si w fè fas ak nenpòt erè nan pwogramasyon PR, al gade nan "Depanaj Erè Pwogramasyon PR" nan Gid Itilizatè Intel Quartus Prime Pro Edition: Rekonfigurasyon Pasyèl pou jwenn konsèy etap pa etap depanaj.
Enfòmasyon ki gen rapò

Depanaj Erè Programming PR

1.5.10. Modifye patisyon SUPR la
Ou ka modifye yon patisyon SUPR ki egziste deja. Apre modifye patisyon SUPR la, ou dwe konpile li, jenere .sof la file, ak pwogram tablo a, san yo pa konpile lòt pèsonaj yo. Pou egzanpample, swiv etap sa yo pou chanje modil top_counter_fast.sv pou konte pi vit:

  1. Mete impl_blinking_led_supr_new kòm revizyon aktyèl la.
  2.  Nan top_counter_fast.sv la file, ranplase deklarasyon count_d + 2 ak count_d + 4.
  3.  Kouri kòmandman sa yo pou re-sintetize blòk SUPR la epi jenere nouvo .sof la file: quartus_sh –flow compile blinking_led \ -c impl_blinking_led_supr_new
    .sof ki kapab lakòz kounye a gen nouvo rejyon SUPR la, epi li itilize blinking_led pou pèsonaj default (power-on).

1.6. Istwa Revizyon Dokiman AN 987: Estatik Mizajou Rekonfigirasyon Pasyèl Istwa Revizyon

Vèsyon dokiman an Intel Quartus Prime Version Chanjman
2022.10.24 22. Premye piblikasyon dokiman an.

Mizajou pou Intel® Quartus®Prime Design Suite: 22.3

Repons kesyon pi wo yo:

Voye Feedback

K Ki sa ki aktyalizasyon estatik rekonfigurasyon pasyèl

Yon Mizajou Estatik Rekonfigurasyon Pasyèl nan paj 3

K Kisa mwen bezwen pou leson patikilye sa a?

Yon Tutorial Kondisyon nan paj 3

K Ki kote mwen ka jwenn konsepsyon referans la?

Yon konsepsyon referans telechaje Files nan paj 5

K Kouman pou mwen kreye yon konsepsyon SUPR?

Yon Pwosedi Konsepsyon Referans nan paj 6

K Kisa yon PR ye?

Defini Personas nan paj 10

K Kouman pou mwen chanje lojik SUPR? A Chanje lojik SUPR nan paj 16

A Chanje lojik SUPR nan paj 16

K Kouman pou mwen pwograme tablo a?

A Pwogram Komisyon Konsèy la nan paj 18

K Ki pwoblèm ak limit PR konnen?

Yon fowòm sipò Intel FPGA: PR

Intel Agilex F-Series FPGA Devlopman Komisyon Konsèy - Icône Online Version
Intel Agilex F-Series FPGA Development Board - Icon 154 Voye Feedback

ID: 749443
AN-987
Vèsyon: 2022.10.24

Dokiman / Resous

Intel Agilex F-Seri FPGA Komisyon Konsèy Devlopman [pdfGid Itilizatè
Agilex F-Seri, Agilex F-Seri Komisyon Konsèy Devlopman FPGA, Komisyon Konsèy Devlopman FPGA, Komisyon Konsèy Devlopman, Komisyon Konsèy

Referans

Kite yon kòmantè

Adrès imel ou p ap pibliye. Jaden obligatwa yo make *