intel OCT FPGA IP

OCT Intel FPGA IP pèmèt ou kalibre I/O dinamik ak referans a yon rezistans ekstèn. OCT IP amelyore entegrite siyal, diminye espas tablo, epi li nesesè pou kominike ak aparèy ekstèn tankou entèfas memwa. OCT IP disponib pou aparèy Intel Stratix® 10, Intel Arria® 10, ak Intel Cyclone® 10 GX. Si w ap emigre desen soti nan aparèy Stratix V, Arria V, ak Cyclone V, ou bezwen imigre IP la. Pou plis detay, al gade nan enfòmasyon ki gen rapò.

Enfòmasyon ki gen rapò

• Migrasyon IP ALTOCT ou a nan OCT Intel FPGA IP nan paj 13
  • Bay etap pou imigre nwayo ALTOCT IP ou a nan nwayo OCT IP.
• Gid Itilizatè Nwayo IP pou Terminasyon sou Chip Dynamic Kalibrasyon (ALTOCT).
  • Bay enfòmasyon sou nwayo ALTOCT IP.
• Entwodiksyon Intel FPGA IP Cores
  • Bay enfòmasyon jeneral sou tout nwayo IP Intel FPGA, ki gen ladan paramèt, génération, amelyore, ak similye nwayo IP.
• Kreye Scripts Simulation IP ak Platform Designer endepandan pou vèsyon
  • Kreye scripts simulation ki pa mande mizajou manyèl pou lojisyèl oswa IP vèsyon amelyorasyon.
• Pi bon Pratik Jesyon Pwojè
  • Gid pou jesyon efikas ak portabilite pwojè ou ak IP files.
• OCT Intel FPGA IP Gid Itilizatè Achiv nan paj 13
  • Bay yon lis gid itilizatè pou vèsyon anvan OCTIntel FPGA IP la.

OCT Intel FPGA IP Karakteristik

OCT IP sipòte karakteristik sa yo

• Sipò pou jiska 12 blòk revokasyon sou chip (OCT).
• Sipò pou revokasyon seri kalibre sou chip (RS) ak revokasyon paralèl sou chip kalibre (RT) sou tout broch I/O
• Valè revokasyon kalibre nan 25 Ω ak 50 Ω
• Sipò pou kalibrasyon OCT nan mòd pouvwa-up ak itilizatè

OCT Intel FPGA IP Overview

OCT IP Top-Level Diagram

Figi sa a montre dyagram nan nivo siperyè OCT IP la.

OCT IP konpozan

Eleman	Deskripsyon
PIN RZQ	Doub-bi PIN. Lè yo itilize ak OCT, peny la konekte ak yon rezistans referans ekstèn pou kalkile kòd kalibrasyon yo pou aplike enpedans ki nesesè yo.
OCT blòk	Jenere epi voye mo kòd kalibrasyon nan blòk tanpon I/O yo.
OCT lojik	Resevwa mo kòd kalibrasyon yo seri soti nan blòk OCT la epi voye mo kòd kalibrasyon yo an paralèl ak tanpon yo.

RZQ PIN

Chak blòk OCT gen yon PIN RZQ.

• Broch RZQ yo se broch doub bi. Si broch yo pa konekte ak blòk OCT a, ou ka itilize broch yo kòm broch I/O regilye.
• Broch kalibre yo dwe gen menm VCCIO voltage kòm blòk la OCT ak peny RZQ la. Broch kalibre ki konekte nan menm blòk OCT la dwe gen menm seri ak valè revokasyon paralèl yo.
• Ou ka aplike kontrent lokal yo sou broch RZQ yo pou detèmine plasman blòk OCT la paske pin RZQ la kapab konekte sèlman ak blòk OCT korespondan li a.

OCT blòk

Blòk OCT a se yon eleman ki jenere kòd kalibrasyon pou mete fen nan I/O yo. Pandan kalibrasyon, OCT a matche ak enpedans yo wè sou rezistans ekstèn nan pò rzqin la. Lè sa a, blòk OCT la jenere de mo kòd kalibrasyon 16-bit—yon mo kalibre revokasyon seri a ak lòt mo a kalibre revokasyon paralèl la. Yon otobis devwe voye mo yo an seri nan lojik OCT.

OCT Lojik

Blòk OCT a voye mo kòd kalibrasyon yo an seri nan lojik OCT a atravè pò ser_data yo. Siyal enser la, lè deklanche, presize nan ki blòk OCT pou li mo kòd kalibrasyon yo. Lè sa a, mo kòd kalibrasyon yo tampon nan seri lojik chanjman paralèl la. Apre sa, siyal s2pload la otomatikman afime pou voye mo kòd kalibrasyon an paralèl ak tanpon I/O yo. Mo kòd kalibrasyon yo aktive oswa dezaktive tranzistò yo nan blòk I / O, ki pral imite seri oswa rezistans paralèl matche ak enpedans la.

Entèn nan OCT lojik

OCT Intel FPGA IP Fonksyonèl Deskripsyon

Pou satisfè spesifikasyon memwa DDR, Intel Stratix 10, Intel Arria 10, ak Intel Cyclone 10 GX aparèy sipòte revokasyon seri sou chip (RS OCT) ak revokasyon paralèl sou chip (RT OCT) pou estanda I/O yon sèl-ended. OCT ka sipòte sou nenpòt bank I/O. VCCIO a dwe konpatib pou tout I/O nan yon bank bay yo. Nan yon aparèy Intel Stratix 10, Intel Arria 10, oswa Intel Cyclone 10 GX, gen yon blòk OCT nan chak bank I/O. Chak blòk OCT mande pou yon asosyasyon ak yon rezistans ekstèn referans 240 Ω atravè yon PIN RZQ.

PIN RZQ la pataje menm rezèv VCCIO ak bank I/O kote peny la ye. Yon PIN RZQ se yon peny I/O fonksyon doub ke ou ka itilize kòm yon I/O regilye si ou pa itilize kalibrasyon OCT. Lè w itilize peny RZQ pou kalibrasyon OCT, peny RZQ konekte blòk OCT a ak tè atravè yon rezistans ekstèn 240 Ω. Figi sa yo montre kouman OCT yo konekte nan yon sèl kolòn I/O (nan yon chèn daisy). Yon OCT ka kalibre yon I/O ki fè pati nenpòt bank, depi ke bank la nan menm kolòn nan ak satisfè vol la.tage kondisyon. Paske pa gen okenn koneksyon ant kolòn, OCT ka sèlman pataje si broch yo fè pati menm kolòn I/O nan OCT la.

OCT Bank-to-Bank Koneksyon

Kolòn I/O nan Intel Quartus® Prime Pin Planner

Figi sa a se yon ansyenample. Layout la varye ant diferan Intel Stratix 10, Intel Arria 10, oswa Intel Cyclone 10 GX aparèy.

Power-Up Mode Interfaces

OCT IP nan mòd pouvwa-up gen de entèfas prensipal

• Yon koòdone opinyon ki konekte pad FPGA RZQ ak blòk OCT la
• De pwodiksyon mo 16-bit ki konekte ak I/O tanpon

Entèfas OCT

Mode itilizatè OCT

Mòd itilizatè OCT opere menm jan ak mòd OCT pouvwa-up, ak adisyon a nan kontwòl itilizatè.

Siyal FSM

Figi sa a montre yon machin eta fini (FSM) nan nwayo a ki kontwole siyal itilizatè yo devwe sou blòk OCT la. FSM asire ke blòk OCT kalibre oswa voye mo kòd kontwole dapre demann ou an.

Fitter la pa dedwi yon OCT mòd itilizatè. Si ou vle blòk OCT ou a sèvi ak karakteristik OCT mòd itilizatè a, ou dwe jenere IP OCT la. Sepandan, akòz limit pyès ki nan konpitè, ou ka itilize sèlman yon IP OCT nan mòd itilizatè OCT nan konsepsyon ou.

Nòt: Yon sèl IP OCT ka kontwole jiska 12 blòk OCT.

FSM bay siyal sa yo

• revèy
• reset
• s2pload
• calibration_busy
• calibration_shift_busy
• demann_kalibrasyon

Nòt: Siyal sa yo disponib sèlman nan mòd itilizatè epi yo pa mòd pouvwa-up.

Enfòmasyon ki gen rapò

OCT Intel FPGA siyal IP.
Bay plis enfòmasyon sou siyal FSM yo.

Nwayo FSM

FSM koule

Eta FSM yo

Eta	Deskripsyon
SANKIS	Lè ou mete vektè calibration_request, FSM la deplase soti nan eta IDLE nan eta CAL. Kenbe vektè calibration_request nan valè li pou de sik revèy. Apre de sik revèy, FSM a gen yon kopi vektè a. Ou dwe reset vektè a pou evite rekòmanse pwosesis kalibrasyon an.
CAL	Pandan eta sa a, FSM tcheke ki bit nan vektè calibration_request yo te afime epi sèvis yo. Blòk OCT korespondan yo kòmanse pwosesis kalibrasyon an ki pran anviwon 2,000 sik revèy pou konplete. Apre kalibrasyon fini, siyal calibration_busy la lage.
Tcheke Mask ti jan	FSM la tcheke chak bit nan vektè a si bit la mete oswa ou pa.

Eta	Deskripsyon
Shift Mask ti jan	Eta sa a tou senpleman bouk sou tout bit yo nan vektè a jiskaske li frape yon 1.
Chanjman Seri	Eta sa a an seri voye kòd revokasyon an soti nan blòk OCT a nan lojik revokasyon an. Li pran 32 sik pou konplete transfè a. Apre chak transfè, FSM tcheke pou nenpòt bit annatant nan vektè a epi sèvis yo kòmsadwa.
Mizajou annatant Bit	Rejis ki annatant la kenbe bit ki koresponn ak chak blòk OCT nan OCT Intel FPGA IP la. Eta sa a mete ajou rejis ki annatant la lè li retabli demann sèvis la.
FÈ	Lè calibration_shift_busy siyal la dezasserte, ou ka afime s2pload otomatikman afime pou transfere nouvo kòd revokasyon yo nan tanpon yo. Siyal s2pload la afime pou omwen 25 ns. Akòz limit pyès ki nan konpitè, ou pa ka mande yon lòt kalibrasyon jiskaske tout ti moso yo antre calibration_shift_busy vektè yo ba.

OCT Intel FPGA IP Design Example

OCT IP a ka jenere yon konsepsyon ansyenample ki matche ak menm konfigirasyon an chwazi pou IP la. Konsepsyon an ansyenample se yon konsepsyon senp ki pa vize nenpòt aplikasyon espesifik. Ou ka itilize desen an eksample kòm yon referans sou kòman yo enstansye IP la. Pou jenere desen an example files, vire sou Jenere Example Design opsyon nan bwat dyalòg Jenerasyon pandan jenerasyon IP.

Nòt: OCT IP pa sipòte jenerasyon VHDL.

• Lojisyèl la jenere _egzample_design anyè ansanm ak IP a, kote se non IP ou.
• La _egzampAnyè le_design gen script make_qii_design.tcl yo.
• .qsys la files yo se pou itilizasyon entèn pandan konsepsyon example jenerasyon sèlman. Ou pa kapab edite files.

Jenere Intel Quartus® Prime Design Example

Make_qii_design.tcl script la jenere yon konsepsyon sentetizable ansyenample ansanm ak yon pwojè Intel Quartus® Prime, pare pou konpilasyon. Pou jenere yon konsepsyon sentetizable eksample, swiv etap sa yo.

1. Apre jenere IP a ansanm ak desen an example files, kouri script sa a nan èd memwa lòd la: quartus_sh -t make_qii_design.tcl.
2. Si ou vle presize yon aparèy egzak pou itilize, sèvi ak lòd sa a: quartus_sh -t make_qii_design.tcl .

Script la jenere yon anyè qii ki gen pwojè ed_synth.qpf file. Ou ka louvri epi konpile pwojè sa a nan lojisyèl Intel Quartus Prime.

OCT Intel FPGA IP Referans

OCT Intel FPGA IP Paramèt Paramèt

OCT IP Paramèt

Non	Valè	Deskripsyon
Kantite blòk OCT	1 a 12	Espesifye kantite blòk OCT yo dwe pwodwi. Valè default la se 1.
Sèvi ak non pò ki konpatib bak	On Off	Tcheke sa a pou sèvi ak eritaj non wo nivo konpatib ak IP ALTOCT la. Paramèt sa a enfim pa default.
Mòd OCT	Pouvwa leve Itilizatè	Espesifye si OCT se itilizatè-kontwole oswa ou pa. Valè default la se Pouvwa-up.
OCT blòk x mòd kalibrasyon	Selibatè Double POD	Espesifye mòd kalibrasyon pou OCT la. X koresponn ak nimewo blòk OCT a. Valè default la se Selibatè.

OCT Intel FPGA siyal IP

Antre Siyal Entèfas

Non siyal	Direksyon	Deskripsyon
rzqin	Antre	Antre koneksyon soti nan pad RZQ nan blòk la OCT. RZQ pad konekte ak yon rezistans ekstèn. Blòk OCT a sèvi ak enpedans ki konekte ak pò rzqin a kòm yon referans pou jenere kòd kalibrasyon an. Siyal sa a disponib pou mòd pouvwa-up ak itilizatè.
revèy	Antre	Antre revèy pou mòd itilizatè OCT. Revèy la dwe 20 MHz oswa mwens.
reset	Antre	Antre reset siyal. Reyajiste se synchrone.
demann_kalibrasyon	Antre	Antre vektè pou [NUMBER_OF_OCT:0]. Chak bit koresponn ak yon blòk OCT. Lè yon ti jan mete nan 1, OCT korespondan an kalibre, Lè sa a, seri chanjman mo kòd la nan blòk la lojik revokasyon. Demann lan dwe fèt pou de sik revèy. Akòz limitasyon pyès ki nan konpitè, ou dwe rete tann jiskaske vektè calibration_shift_busy la vin zewo jiskaske yo bay yon lòt demann; sinon demann ou an p ap trete.
calibration_shift_busy	Sòti	Vektè pwodiksyon pou [NUMBER_OF_OCT:0] ki endike ki blòk OCT k ap travay kounye a sou kalibrasyon ak chanjman kòd revokasyon an nan blòk lojik revokasyon an. Lè yon ti jan se 1, li endike ke yon blòk OCT ap kalibre ak deplase mo kòd la nan blòk la lojik revokasyon.
calibration_busy	Sòti	Vektè pwodiksyon pou [NUMBER_OF_OCT:0] ki endike ki blòk OCT k ap travay kounye a sou kalibrasyon. Lè yon ti jan se 1, li endike ke yon blòk OCT ap kalibre
oct_ _seri_tèminasyon kontwòl[15:0]	Sòti	16-bit siyal pwodiksyon, ak sòti nan 0 a 11. Siyal sa a konekte ak pò kontwòl seri revokasyon an sou tanpon D '/sòti a. Pò sa a voye kòd revokasyon seri ki kalibre Rs.
oct_ _parallel_terminal_control[15:0]	Sòti	16-bit siyal pwodiksyon, ak sòti nan 0 a 11. Siyal sa a konekte nan pò a kontwòl revokasyon paralèl sou tanpon an opinyon / pwodiksyon. Pò sa a voye kòd revokasyon paralèl ki kalibre Rt.

Devwa QSF

Aparèy Intel Stratix 10, Intel Arria 10, ak Intel Cyclone 10 GX gen paramèt Intel Quartus Prime ki gen rapò ak revokasyon sa yo. file (.qsf) devwa:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

Devwa QSF

Plasman QSF	Detay yo
INPUT_TERMINATION OUTPUT_TERMINATION	Plasman revokasyon D '/sòti a espesifye valè revokasyon an nan ohm sou PIN nan kesyon an. Example:
	set_instance_assignment -name INPUT_TERMINATION -pou set_instance_assignment -name OUTPUT_TERMINATION -pou
	Pou pèmèt seri/paralèl terminasyon pò yo, mete devwa sa yo, ki presize seri ak paralèl tèminal valè pou broch yo. Asire w ou konekte kontwòl revokasyon seri ak pò paralèl kontwòl revokasyon soti nan OCT Intel FPGA IP a GPIO Intel FPGA IP. Example:
	set_instance_assignment -name INPUT_TERMINATION “PARÈL OHM AK ALIBRASYON” -to set_instance_assignment -name OUTPUT_TERMINATION “SERIES OHM AK ALIBRASYON” -to
TERMINATION_CONTROL_BL OCK	Dirije Fitter la pou fè koneksyon apwopriye soti nan blòk OCT vle a ak broch yo espesifye. Plasman sa a itil lè I/O tanpon yo pa enstansye klèman epi ou bezwen asosye broch yo ak yon blòk OCT espesifik. Example:
	set_instance_assignment -name TERMINATION_CONTROL_BLOCK -pou
RZQ_GROUP	Plasman sa a sipòte nan aparèy Intel Stratix 10, Intel Arria 10, ak Intel Cyclone 10 GX sèlman. Plasman sa a kreye yon IP OCT san yo pa modifye RTL la. Fitter la ap chèche non rzq pin nan netlist la. Si peny lan pa egziste, Fitter la kreye non peny la ansanm ak OCT IP la ak koneksyon korespondan li yo. Sa a pèmèt ou kreye yon gwoup broch pou kalibre pa yon OCT ki deja egziste oswa ki pa egziste epi Fitter la asire legalite konsepsyon an. Example:
	set_instance_assignment -non RZQ_GROUP -pou

Revokasyon ka egziste sou tanpon opinyon ak pwodiksyon, epi pafwa ansanm. Gen de metòd pou asosye gwoup pin ak yon blòk OCT:

• Sèvi ak yon devwa .qsf pou endike ki pin (otobis) ki asosye ak ki blòk OCT. Ou ka itilize TERMINATION_CONTROL_BLOCK oswa RZQ_GROUP devwa a. Ansyen devwa a asosye yon PIN ak yon OCT enstansye nan RTL la pandan y ap lèt la asosye PIN la ak yon OCT ki fèk kreye san yo pa modifye RTL la.
• Enstansye primitif tanpon I/O yo nan nivo siperyè epi konekte yo nan blòk OCT ki apwopriye yo.

Nòt: Tout bank I/O ki gen menm VCCIO ka pataje yon blòk OCT menm si bank I/O patikilye sa a gen pwòp blòk OCT pa l. Ou ka konekte nenpòt kantite broch I/O ki sipòte revokasyon kalibre nan yon blòk OCT. Asire w ke ou konekte I/Os ak konfigirasyon konpatib nan yon blòk OCT. Ou dwe asire tou ke blòk OCT a ak I/O korespondan li yo gen menm VCCIO ak valè seri oswa paralèl revokasyon. Avèk paramèt sa yo, Fitter la mete blòk I/O ak OCT nan menm kolòn nan. Lojisyèl Intel Quartus Prime la jenere mesaj avètisman si pa gen okenn PIN ki konekte ak blòk la.

Flux Migrasyon IP pou aparèy Arria V, Cyclone V, ak Stratix V

Flux migrasyon IP a pèmèt ou imigre aparèy ALTOCT IP Arria V, Cyclone V ak Stratix V nan OCT Intel FPGA IP Intel Stratix 10, Intel Arria 10, oswa Intel Cyclone 10 GX. Flux migrasyon IP konfigirasyon IP OCT pou matche ak paramèt ALTOCT IP, sa ki pèmèt ou rejenere IP la.

Nòt: IP sa a sipòte flux migrasyon IP nan yon sèl mòd kalibrasyon OCT sèlman. Si w ap itilize mòd kalibrasyon doub oswa POD, ou pa bezwen imigre IP la.

Migre IP ALTOCT ou a nan OCT Intel FPGA IP

Pou imigre IP ALTOCT ou a nan OCT IP, swiv etap sa yo

1. Louvri IP ALTOCT ou a nan Katalòg IP.
2. Nan fanmi aparèy yo chwazi kounye a, chwazi Stratix 10, Arria 10, oswa Cyclone 10 GX.
3. Klike sou Fini pou ouvri IP OCT a nan editè paramèt la. Editè paramèt la configured paramèt IP OCT yo menm jan ak paramèt IP ALTOCT yo.
4. Si gen nenpòt anviwònman enkonpatib ant de la, chwazi nouvo anviwònman sipòte.
5. Klike sou Fini pou rejenere IP la.
6. Ranplase enstansyasyon IP ALTOCT ou a nan RTL ak IP OCT la.

Nòt: Non pò IP OCT yo ka pa matche ak non pò ALTOCT IP yo. Se poutèt sa, tou senpleman chanje non IP nan enstansyasyon an pa ase.

OCT Intel FPGA IP Itilizatè Gid Achiv yo

Si yon vèsyon debaz IP pa nan lis la, gid itilizatè a pou vèsyon debaz IP anvan an aplike.

IP Core Version	Gid itilizatè
17.1	Intel FPGA OCT IP Core Gid Itilizatè

Istwa Revizyon Dokiman pou Gid Itilizatè OCT Intel FPGA IP

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2019.07.03	19.2	19.1	Te ajoute sipò pou aparèy Intel Stratix 10. Mete ajou non IP sa yo: "Intel FPGA OCT" pou "OCT Intel FPGA IP"  "Intel FPGA GPIO" pou "GPIO Intel FPGA IP" Mete ajou siyal s2pload la: Retire s2pload nan siyal itilizatè ki disponib yo. Mizajou deskripsyon konsènan konpòtman siyal s2pload la.

 

Dat	Version	Chanjman
Novanm 2017	2017.11.06	Te ajoute sipò pou aparèy Intel Cyclone 10 GX. Chanje non Altera OCT IP nwayo Intel FPGA OCT IP nwayo. Chanje non Qsys pou Platform Designer. Mizajou tèks pou rebranding Intel adisyonèl.
Me 2017	2017.05.08	Rebranded kòm Intel.
Desanm 2015	2015.12.07	Chanje ka "mega fonksyon" nan "nwayo IP". Chanje ka yo nan Quartus II pou Quartus Prime. Modifikasyon divès kalite nan kontni ak lyen yo amelyore style ak klè.
Out, 2014	2014.08.18	Te ajoute enfòmasyon sou kalibrasyon OCT nan mòd itilizatè. Mete ajou siyal ak paramèt debaz IP yo: core_rzqin_export chanje an rzqin core_series_termination_control_export chanje an oct_ _seri_tèminasyon kontwòl[15:0] core_parallel_termination_control_export chanje an oct_ _parallel_terminal_control[15:0]
Novanm 2013	2013.11.29	Premye lage.

ID: 683708
Vèsyon: 2019.07.03

Dokiman / Resous

intel OCT FPGA IP [pdfGid Itilizatè OCT FPGA IP, OCT, FPGA IP

Referans

• Manyèl itilizatè